eetop的dc總結(jié)帖入門aisc綜合與使用

1、第四綜合Design綜合是前端模塊設(shè)計(jì)中的重要步驟之一，綜合的過(guò)程是將行為描述的電路、RTL 電路轉(zhuǎn)換到門級(jí)的過(guò)程；Design CompilerSynopsysHDL第四綜合Design綜合是前端模塊設(shè)計(jì)中的重要步驟之一，綜合的過(guò)程是將行為描述的電路、RTL 電路轉(zhuǎn)換到門級(jí)的過(guò)程；Design CompilerSynopsysHDLDesignCompiler4.1綜合綜4.1.1 綜合及其在集成電路設(shè)計(jì)流程中的地綜合41 41(translation)(optimization)SynopsysDCgtech.db1與4.1.1.2 綜合在集成電路整個(gè)設(shè)計(jì)流程中的地SynopsysDCgt

2、ech.db1與4.1.1.2 綜合在集成電路整個(gè)設(shè)計(jì)流程中的地42 HDL 語(yǔ)言描述電路以及在綜合的過(guò)程中就需要考慮電路的可測(cè)試性，在綜合之4.1.2 電路綜合的特點(diǎn)與要4.1.2.1 電路綜合的特點(diǎn)1、綜合是限制條件驅(qū)動(dòng)的圖12gtech.db 的介紹可參看第四節(jié)43 面積上的代價(jià)就不能明顯的改善時(shí)序上的性能；同樣，當(dāng)面積減小到一定程度，路徑延遲的增大也不能明顯改上面積上的性能。2DesignCompilerDesign timer1進(jìn)行靜態(tài)時(shí)序分析，按照時(shí)序分析的結(jié)果來(lái)對(duì)4.1.2.2 電路綜合的要求43 面積上的代價(jià)就不能明顯的改善時(shí)序上的性能；同樣，當(dāng)面積減小到一定程度，路徑延遲的增

3、大也不能明顯改上面積上的性能。2DesignCompilerDesign timer1進(jìn)行靜態(tài)時(shí)序分析，按照時(shí)序分析的結(jié)果來(lái)對(duì)4.1.2.2 電路綜合的要求1綜的要必須是可重用的的可重用主要有兩方面的含義：1）整個(gè)電路設(shè)計(jì)過(guò)程中當(dāng)后端工具提取出線負(fù)載模型 2 后作綜合或者在布16 32 位，而模塊的、電路中需要有時(shí)鐘的定 2)3、綜合的時(shí)候需要指定線負(fù)載模型，用于估計(jì)連線延遲、限制模塊中組合路徑的輸入輸出延遲、限制輸出的帶負(fù)載能力(Loadingbudget)以及輸入的驅(qū)動(dòng)單元(driving 延遲(input delay)的限制。6)、多周期路徑(multicyclepath)以及 路徑(f

4、alsepath)2、 綜合結(jié)果的要 violation2)、綜合之后的門級(jí)網(wǎng)表必須已、綜合之后的門級(jí)網(wǎng)表中應(yīng)避免包含如下電路結(jié)構(gòu)1DesignCompiler234.1.3 前端設(shè)計(jì)的流44 44.1.3 前端設(shè)計(jì)的流44 44 RTL 以后的電路測(cè)試。電路的可測(cè)試性設(shè)計(jì)(DFT)將由專門章節(jié)給出 Verilog 例來(lái)說(shuō)明 Verilog 語(yǔ)句與庫(kù)中門電路之間。SynopsysDesign Compiler 2000.11 版本的工4.2.1.1If 語(yǔ)句的綜合和其他高級(jí)語(yǔ)言一樣，If語(yǔ)句是用于選擇的控制，If語(yǔ)句對(duì)應(yīng)的電路單元是1ifmoduleSet_If_AEqB(A,B,Z); in

5、put 1:0 A,B;outputZ; reg Z;always(AmoduleSet_If_AEqB(A,B,Z); input 1:0 A,B;outputZ; reg Z;always(AorB) if (A=B)Z = Z = 44Synopsys44 If45 If（Latchif語(yǔ)句時(shí)沒(méi)有對(duì)所有的可能情況進(jìn)行判斷，ifelse ifelse 的語(yǔ)句結(jié)構(gòu)。2Latch moduleif_bad(num,xval,yval,zval,dec); input 1:0 num;inputxval,yval,zval; output dec;（Latchif語(yǔ)句時(shí)沒(méi)有對(duì)所有的可能情況進(jìn)行判

6、斷，ifelse ifelse 的語(yǔ)句結(jié)構(gòu)。2Latch moduleif_bad(num,xval,yval,zval,dec); input 1:0 num;inputxval,yval,zval; output dec;regalways(numorxvaloryval if(num=2b00) dec = xval;elseif(num=dec=elseif(num= dec = zval;46If Latch，num=11 Ifcase3erruptoutput3:0reg3:0always01 2active3:0=ifactive0elseifactive1elseifactiv

7、e2elseifalways01 2active3:0=ifactive0elseifactive1elseifactive2elseif34.2.1.2Case句的綜合CaseIfcaseDC4CaseDCCASE_BEST(num,xval,yval,zval,aval,dec); 1:0 num;xval,yval,zval,outputdec; reg dec;always(numorxvaloryvalorzvaloraval) case2b00: dec=48 48 case5CASE_parallel(w,x,reg 1:0 b; always(worx)(2b11)/synop

8、sysparallel_case b = 2b10;b= 49。為66parallelcase的電路結(jié)full_case 的結(jié)對(duì)于例 5 中的電路，如果將/synopsys parallel_case 的編譯指導(dǎo)改為/synopsys full_case，由于 DC 綜合的時(shí)候忽略了 w 和 x 可能的其他情況，因此，綜合出來(lái)410410 fullcase由以上的綜合結(jié)果可以看出，加上編譯指導(dǎo)之后，綜合的電路與實(shí)際的 Verilogsynopsys的綜合工具所識(shí)4.2.1.3Always 語(yǔ)句的綜合always語(yǔ)句是表示當(dāng)事件列表中的狀態(tài)發(fā)生變化時(shí)，執(zhí)行語(yǔ)句體中的語(yǔ)句。7Alwaysalway

9、smodulealways_1(y,a,b,c,a,b,c, y,(aororca,b,c, y,(aororcord)y=a&b; c& tmp1|411 always8alwaysmodulenbex2(q,a,b,clk,outputclk,rst_n; a, b;alwaysedgeclkornegedgeif(!rst_n)q=q=a rst_n，clk.412 always4.2.2 算術(shù)運(yùn)算符412 always4.2.2 算術(shù)運(yùn)算符 ,=現(xiàn)，針對(duì)同一種運(yùn)算符，DesignWare 可能提供不同的算法，具體選擇那一種是DesignWareDesignWare Basic Desi

10、gnWare Foundation，DesignWare Basic提供基本的電路，DesignWare Foundation提供性能較高的電路結(jié)構(gòu)。如果需要Foundation DesignWare，需要在綜合的時(shí)候設(shè)置synthetic_library3。verilogreg類型的數(shù)據(jù)是被解釋成無(wú)符號(hào)數(shù)， eger類型的9】4 moduleUnsignedAdd input 3:0 in1;input3:0output3:0assignout=in1+ 43Synthetic_library圖4圖4位無(wú)符號(hào)加法器的綜合結(jié)4.2.3 邏輯運(yùn)算符= =）module greater(in1,

11、in2, out); input 3:0 in1;input3:0output3:0reg3:0always(in1orin2) if (in1 = in2)out=out=in2; 414，圖4位無(wú)符號(hào)數(shù)的比較電Verilog圖4位無(wú)符號(hào)數(shù)的比較電Verilog122moduleshift_con(Addr,Addr_after_shift); input 3:0 Addr;output3:0assignAddr_after_shift=Addr2; 415 415 202 13】移位的位數(shù)由輸入確定的電路綜合 moduleshift_var(Addrshift_varAddr_after_

12、shift); input 3:0 Addr;input3:0output3:0assignAddr_after_shift=Addrshift_var; 416圖4-3 DesignCompiler綜合的過(guò)4.3.1DesignCompiler的啟動(dòng)與退4.3.1.1DesignCompiler的啟對(duì)于 2000.11圖4-3 DesignCompiler綜合的過(guò)4.3.1DesignCompiler的啟動(dòng)與退4.3.1.1DesignCompiler的啟對(duì)于 2000.11 版的 Design Compiler，用戶可以通過(guò)三種方式運(yùn)行 Design 1、 2、” 就可以進(jìn)入該方式運(yùn)行?？?/p>

13、以進(jìn)入的交互模式),或者可以在啟動(dòng) fscript)-t 命令行方的時(shí)候直接調(diào)的d Language后面章節(jié)將有介紹）Design s-t”來(lái)運(yùn)行該方式。該方式的運(yùn)行環(huán)境也是本界面?？梢赃M(jìn)入 -t 的交互模式-t), 或者可以在啟動(dòng)-tfscript)3、-t的時(shí)候直接調(diào)用tclyzeryzer 使用圖形界面，如菜單、框等來(lái)實(shí)現(xiàn) 打注意yzer 的工作模式不是用于編輯電路圖的，它只能用于示 HDL 語(yǔ)言描述電路的電路圖h tcl unix tcl 打注意yzer 的工作模式不是用于編輯電路圖的，它只能用于示 HDL 語(yǔ)言描述電路的電路圖h tcl unix tclh 模式的語(yǔ)因此使h書(shū)寫(xiě)不能直

14、接用于TCL 工作模式使用書(shū)寫(xiě)也不能直接用h工作模式d.log yzer 在啟動(dòng)時(shí)自動(dòng)在啟動(dòng)目錄下面創(chuàng)建兩個(gè)日志文件：Design Compiler design 過(guò)的目錄，包括庫(kù)、源文件等，filenames.logdesigncompilerd.logchenblleRISC_CORE .db le cp-rfrisc_design目錄下面有一個(gè).synopsys_可以在該目錄下面啟動(dòng)dc_setup的初始化文件，因此-t 命令之后，如果命令成功執(zhí)行，顯示的418 DC Pronal(TM) DC Expert (TM)VHDLCompiler(TM) HDLCompiler2000.11

15、forsparcOS5-Nov27,2000 Copyright (c) 1988-2000 by Synopsys, Inc.SThis program is proprietary andinformationofSynopsys,Inc. and may be used and disclosed only as authorized in a license agreement controlling such use and disclosure.4.3.1.2DesignCompilerh和TCL的文本工作模式下，都可以使用exit 命令來(lái)退出designcompiler，使fil

16、e菜單quit 按鈕4.3.1.2DesignCompilerh和TCL的文本工作模式下，都可以使用exit 命令來(lái)退出designcompiler，使file菜單quit 按鈕的dwindowexit 4.3.2 DesignCompiler417 SetdesignDesignRuleConstra DesignOpt.Constra sDesignsReaddesignandSelectdesignOptimizethe set min yzeandresolvedesign report timingSavethedesign圖令DefinedesignSpecifyDevelopHD

17、L文綜合過(guò)程中需要設(shè)置和使用的庫(kù)以DC 的初始1庫(kù) link_library。注意：link library 的設(shè)置中必須包含*, 表示文綜合過(guò)程中需要設(shè)置和使用的庫(kù)以DC 的初始1庫(kù) link_library。注意：link library 的設(shè)置中必須包含*, 表示DC 或者單元電路時(shí)首先搜索已經(jīng)調(diào)進(jìn)DC memory 的模塊和單元電路如果在link library中不包含*，DCDC memory 中已有的模塊，因此，會(huì)出現(xiàn)無(wú)法匹配的模塊或單元電路的警告信息(unresolved design reference)。實(shí)例：link_library“*”core_slow.db core_

18、slow.db2、目標(biāo)庫(kù)_library用于設(shè)置綜合時(shí)所要電路的延遲信息，DC 綜合時(shí)就是根據(jù)_library _library Link_library _library 3、符號(hào)庫(kù) symbol_librarySchematicyzer4、synthetic_libraryDesignWareDCDesignWarestandard.sldb用于link_library中設(shè)置相應(yīng)的庫(kù)以使得在DCDesignCompileretupsearch_path5、DC 的初始化文件 .synopsys DCDC 的工作 、當(dāng)前用戶的$HOME、DC 注意：Unixlsa4本章附錄中給出了一個(gè)etu

19、p行為級(jí)描述或網(wǎng)表并進(jìn) hTCL readformatverilogdb、vhdletcfile read_db file.dbread_verilogfile.v read_vhdl/h/TCL /TCLDB 格式 VHDL 格DesignCompiler行為級(jí)描述或網(wǎng)表并進(jìn) hTCL readformatverilogdb、vhdletcfile read_db file.dbread_verilogfile.v read_vhdl/h/TCL /TCLDB 格式 VHDL 格DesignCompilerRTL Design yze 命令和 elaborate yzeHDLwork(用戶也

20、可以自己指定)的目錄下elaborate 則在產(chǎn)生的中間文件中生成verilog 的模塊或者work當(dāng)link Design 區(qū)中的模塊或?qū)嶓w連接起來(lái)，如果在使用 link 命令之后，出現(xiàn) design reference 的警告信息，需要重etup由于用于示范的例子是.dbTCL 419 -t 的提示符下，輸入命令-4.3.2.3 定義電路的工作環(huán)境和綜合的環(huán)1DC命令概1）Design Compiler 限制條件施加的對(duì) loadingdbfileCurrentdesignis420 （末行的1DCset_load3CLK420 （末行的1DCset_load3CLKpin、portnet

21、，因此，DC無(wú)法set_load 3 get_nets Clk set_load32）TCL3）DClib_name來(lái)查看所有在工藝庫(kù)中設(shè)定的。2由于不同的工作環(huán)境所對(duì)應(yīng)的單元電路的延遲也不相同，如圖 4-21 所Loading db file /export/home/student/chenbl/DC_exLoading db file /usr/app/synopsys/2000.11/libraries/syn/class.dbLinkingdesign: UsingthefollowingdesignsandRISC_CORE,ssc_core_slow(library),class

22、Loading db file /usr/app/synopsys/2000.11/libraries/syn/gtech.db Loadingdbfile/usr/app/synopsys/2000.11/libraries/syn/standard.sldbLoading db file /export/home/student/chenbl/DC_exLoading db file /export/home/student/chenbl/DC_exLoading db file /export/home/student/chenbl/DC_exLoading db file /expor

23、t/home/student/chenbl/DC_exLoadingdbLoading db file /export/home/student/chenbl/DC_exLoading db file /export/home/student/chenbl/DC_ex圖電路的工作環(huán)境一般在工藝庫(kù)中都有給定。 DC圖電路的工作環(huán)境一般在工藝庫(kù)中都有給定。 DC 中使用 set_operating_conditions 命令來(lái)設(shè)置電路的工作環(huán)境。set_operating_conditions in_conditionmax-min_librarymin_libmax_library指定 DC 進(jìn)

24、行優(yōu)化時(shí)使用的工作環(huán)境,其中工作環(huán)境的指定必須在庫(kù)中指定，或link_libraryoperating_conditions的話， DC 自動(dòng)搜索 link_library 中的第一個(gè)庫(kù)的工作環(huán)境作為優(yōu)化時(shí)所使用的工作環(huán)get_attributes 3）-max 的選項(xiàng)用于指定電路最大延遲分析（setuptime5的要求）-min 的選項(xiàng)用于指定電路最小延遲分析（分析電路是否滿足觸發(fā)器保持時(shí)間 hold time的要求）的工作環(huán)境，該選項(xiàng)不能單獨(dú)使用，必須與-max同時(shí)使用。如果不指定用于分析最小延遲的庫(kù)則只使用max中指定的庫(kù)用于電路的延遲-min_library 的選項(xiàng)指定用于電路最大延遲

25、分析的工藝庫(kù)-max_library 的選項(xiàng)指定用于電路最小延遲分析的工藝庫(kù)4）DC 422 3vendor 可能提供多個(gè)不同的工藝庫(kù)，用于分析電路的時(shí)序，這些5參看set_input_delayUsingoperatingconditionsslow_125_1.62foundinlibraryssc_core_slow set_min_librarymax_librarymin_library|-max_library 用于分析電路的最大延遲，min_library 用于分析電路的最小延遲design compiler 需要計(jì)算路徑的最小set_min_librarymax_library

26、min_library|-max_library 用于分析電路的最大延遲，min_library 用于分析電路的最小延遲design compiler 需要計(jì)算路徑的最小延遲時(shí)先在max_library中找到單元電路，如果在 min_library 中有和該單元電路有相同名稱、相同的引 nonemin_library3）library min_library 對(duì)應(yīng)的 4 report_timingnets置0，這是因?yàn)樵谧鼍C合之前，工具使用的線負(fù)載模型是比f(wàn)loorplan，然后提取出現(xiàn)負(fù)載模型來(lái)供給綜合工具使用，以便更加準(zhǔn)確的估計(jì)連線延遲。Synopsys的另physical compile

27、r floorplan 跟綜合放在一起做。name_namelib_namelibrarymax2）auto_wire_load_selectiontrue,setauto_wire_load_selection-max min的選項(xiàng)同上，分別用于指定該模型用于估計(jì)最大路徑延遲和最小路徑延遲。 -lib_name 指定包含該線負(fù)載模型的工藝庫(kù)。:0sAverageCapStd1234545該模型ssc_core_slow 3、4 913是按照連線的扇出來(lái)估計(jì)連線長(zhǎng)度，從而估計(jì)4）RISC_CORE 的電路，由于它的規(guī)模約為 50K，可以設(shè)置線負(fù)載模型為80KGATES 的模型，使用如下命令-t

28、name424 5enclosed 指定模塊互連線延遲的估計(jì)使用包含該連線的最小模塊的segmentedmode top、enclosed、成功執(zhí)行該命令時(shí)，DC16timeset_driving_cell是假定一transtion time該命令用于設(shè)置輸入端口或者雙向端口上的電阻值，該電阻值是用動(dòng)能力。_valuemaxminriseDesign RISC_CORE: Using wire_load m80KGATESfoundinlibraryssc_core_slow. Time=arrive_time+drive*net_loadTime=arrive_time+drive*net_

29、load7set_drive 命令基本相同，set_driving_cell 是指 set_driving_celllib_cellbuf1a3pinYResetbuf1a3Y引腳的驅(qū)動(dòng)能力相同。RISC_CORE buf1a3 Y all_inputsget_ports425 driving_celldriving_cell 約束之后，相當(dāng)與人為的給很多引腳加上了設(shè)計(jì)8DC 需要知道輸出電路驅(qū)動(dòng)的所有負(fù)載。set_load load_of(ssc_core_slow/buf1a2/A) 即使用ssc_core_slow庫(kù)中buf1a2單元A引腳的電容負(fù)載來(lái)計(jì)算所有1） DC14.3.2.4

30、設(shè)置電路綜合的限制條設(shè)計(jì)規(guī)則的限制vendorWarning:Designruleattributesfromthedrivingcellwillbesetontheport.(UID1、2、 者是從 90VDD 下降到 10VDD 所需要的時(shí)間。從理論上來(lái)說(shuō)，只要輸入平變化的但是上升或下降時(shí)間長(zhǎng)就意味著電路的速度很慢輸出的 transition time transition time 以及輸出負(fù)載有關(guān)。3、如果在庫(kù)中定義了這些設(shè)計(jì)規(guī)則，用戶同時(shí)也設(shè)置了這些規(guī)則，DC 在優(yōu)化電路優(yōu)化的限制1create_clock定義一個(gè)時(shí)鐘，該時(shí)鐘域定義時(shí)鐘時(shí)可以不指定時(shí)鐘源)中的所有的同步電路都以該時(shí)鐘

31、為基準(zhǔn)虛擬時(shí)鐘(VirtualClock), clock port or clock net。主要Clockset_clock_uncerta y來(lái)指定實(shí)clock_skew。網(wǎng)絡(luò)上的大負(fù)載，即不用在綜合的時(shí)候在時(shí)鐘網(wǎng)絡(luò)上加 buffer 來(lái)驅(qū)動(dòng)。使用 set_dont_touch_network 命令來(lái)實(shí)現(xiàn)create_clock 同時(shí)也定義了時(shí)鐘的波形，-waveform 的選項(xiàng)是用于指定上升沿和下定義好時(shí)鐘之后，缺省情況下會(huì)產(chǎn)生一個(gè)路徑組（pathgroup，即以該時(shí)鐘為路對(duì)于 RISC_CORE，要求設(shè)置電路的工作頻率為 250MHz，因此時(shí)鐘周期為 4ns，create_clockp

32、eriod4namecore_clkget_ports命令成功執(zhí)行，DC1使用create_clock產(chǎn)生一個(gè)時(shí)鐘之后需要用y 命令來(lái)模擬時(shí)RISC_CORE命令成功執(zhí)行，DC1y0.3get_clocks2buffer 或者反相器，以使floorplan set_dont_touch_network 2buffer 或者反相器，以使floorplan set_dont_touch_network 信號(hào)，enable信號(hào)，test_clock對(duì)時(shí)鐘設(shè)置此屬性時(shí)，不能使用 set_dont_touch 命令，因?yàn)椴季€完成之后，會(huì)對(duì)時(shí)set_dont_touch 會(huì)在布線之后的綜合中找不到重新命名

33、后的 instance 進(jìn)行優(yōu)化）dont_touchset_dont_touch_network get_clocks 命令成功執(zhí)行時(shí)，DC134set_input_delay clock clk_name max max_value 1）setuptimeholdtime ：這兩個(gè)參數(shù)都是在工藝庫(kù)中給定的。Setuptime單元電路數(shù)據(jù)端比時(shí)鐘端有效沿提前到達(dá)的最少時(shí)間。Holdtime是指時(shí)鐘有效邊。max的選項(xiàng)：指定輸入的最大延遲，為了滿足時(shí)序單元建立時(shí)間（setup time）min 的選項(xiàng)：指定輸入的最小延遲，為了滿足時(shí)序單元保持時(shí)間（hold time）5）RISC_CORE5）

34、RISC_CORE1.5ns，all_inputs get_ports ClkDC1圖time420 5420 5set_output_delayclockclk_namemaxmax_value：圖圖圖1.5nsset_output_delaymax1.5clockcore_clkDC16set_max_area 1）DC RISC_CORE5060Kgates，設(shè)置其面積的限制50000，使用如下命令：set_max_area RISC_CORE5060Kgates，設(shè)置其面積的限制50000，使用如下命令：set_max_area 17set_max_delay resetreset 信

35、號(hào)set_max_delay5fromresetINOUTset_min_delay10fromINto8set_false_path命令用于給出異步電路或者邏輯上不存在的電路，優(yōu)化的reset_path 命令。set_false_pathfromwrite_ento如圖，CLKACLKB 是屬于不同的時(shí)鐘晶振，因此，CLKACLKB 的路徑是異步電路。set_false_pathfromget_clocksCLKAtoget_clocks4.3.2.5 選擇綜合方1、自頂向下的綜合方案(top- set_dont_touchDC3set_dont_touchDC3423D子模塊采用自頂向下底

36、綜合，B 子模塊采用自底向上底綜合。圖4.3.2.6 綜合的其他問(wèn)題1、子模塊的多422DC會(huì)認(rèn)為圖1）uniquify得模塊的各可以針對(duì)他們圖1）uniquify得模塊的各可以針對(duì)他們不同的環(huán)境分別進(jìn)行優(yōu)化，達(dá)到最好效果。uniquify -tcurrent_design -TOP4-25。該方法的缺點(diǎn)是占用的圖問(wèn)題的示意圖（方法2）compile-once-dont-touchset_dont_touch DC 留該子模塊，例如，假定通過(guò) U4 U4的要求比較高，則使用如下命令： current_design TOP characterize U4 current_design Cset_

37、dont_touchU3U4 ：C 設(shè)圖留該子模塊，例如，假定通過(guò) U4 U4的要求比較高，則使用如下命令： current_design TOP characterize U4 current_design Cset_dont_touchU3U4 ：C 設(shè)圖問(wèn)題的示意圖（2、Violation 最大的模塊的處characterize characterize 命令之后，DC4.3.2.7 綜的分析與綜合問(wèn)題的解決方案report report Path type maxlibraryFFsetuptime5的工作情況，可能會(huì)出現(xiàn) Hold time violation. 這時(shí)可用 set_fix_hold all_clocks，之后再compile來(lái)讓DCholdtime violation進(jìn)行5的工作情況，可能會(huì)出現(xiàn) Hold time violation. 這時(shí)可用 set_fix_hold all_clocks，之后再compile來(lái)讓DCholdtime violation進(jìn)行6slack slack；如果 slack 比較大，通過(guò)綜