12 fpga的設(shè)計方法與要求

1、1.2 FPGA的設(shè)計方法與要求 1.2.1現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計一般是采用搭積木式的方法進行，即由器件搭成電路板，由電路板搭成數(shù)字系統(tǒng)。系統(tǒng)常用的“積木塊”是固定功能的標(biāo)準(zhǔn)集成電路，如 74/54系列（TTL）、4000/4500系列（CMOS）芯片和一些固定功能的大規(guī)模集成電路。設(shè)計者根據(jù)需要選擇合適的器件，由器件組成電路板，最后完成系統(tǒng)設(shè)計。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計只能對電路板進行設(shè)計，通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能。 11.2.1現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法進入到20世紀90年代以后， EDA（電子設(shè)計自動化）技術(shù)的發(fā)展和普及給數(shù)字系統(tǒng)的設(shè)計帶來了革命性的變化。在器件方面，可編程邏

2、輯器件飛速發(fā)展。利用EDA工具，采用可編程邏輯器件，正在成為數(shù)字系統(tǒng)設(shè)計的主流。 2采用可編程邏輯器件通過對器件內(nèi)部的設(shè)計來實現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計方法。設(shè)計者可以根據(jù)需要定義器件的內(nèi)部邏輯和管腳，將電路板設(shè)計的大部分工作放在芯片的設(shè)計中進行，通過對芯片設(shè)計實現(xiàn)數(shù)字系統(tǒng)的邏輯功能。靈活的內(nèi)部功能塊組合、管腳定義等，可大大減輕電路設(shè)計和電路板設(shè)計的工作量和難度，有效地增強設(shè)計的靈活性，提高工作效率。同時采用可編程邏輯器件，設(shè)計人員在實驗室可反復(fù)編程，修改錯誤，以期盡快開發(fā)產(chǎn)品，迅速占領(lǐng)市場?；谛酒脑O(shè)計方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能和可靠性。 3采

3、用可編程邏輯器件芯片和EDA軟件，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)。可以實現(xiàn)無芯片EDA公司，專業(yè)從事IP模塊生產(chǎn)。也可以實現(xiàn)無生產(chǎn)線集成電路設(shè)計公司的運作?？梢哉f，當(dāng)今的數(shù)字系統(tǒng)設(shè)計已經(jīng)離不開可編程邏輯器件和EDA設(shè)計工具。 41. EDA技術(shù) （1）EDA技術(shù)的內(nèi)涵EDA（Electronics Design Automation）即電子設(shè)計自動化?，F(xiàn)在數(shù)字系統(tǒng)設(shè)計依靠手工已經(jīng)無法滿足設(shè)計要求，設(shè)計工作需要在計算機上采用EDA技術(shù)完成。EDA技術(shù)以計算機硬件和系統(tǒng)軟件為基本工作平臺，采用EDA通用支撐軟件和應(yīng)用軟件包，在計算機上幫助電子設(shè)計工程師完成電路的功能設(shè)計、邏輯設(shè)計、性能分

4、析、時序測試直至 PCB（印刷電路板）的自動設(shè)計等。在EDA軟件的支持下，設(shè)計者完成對系統(tǒng)功能的進行描述，由計算機軟件進行處理得到設(shè)計結(jié)果。利用EDA設(shè)計工具，設(shè)計者可以預(yù)知設(shè)計結(jié)果，減少設(shè)計的盲目性，極大地提高設(shè)計的效率。 5（1）EDA技術(shù)的內(nèi)涵EDA通用支撐軟件和應(yīng)用軟件包涉及到電路和系統(tǒng)、數(shù)據(jù)庫、圖形學(xué)、圖論和拓撲邏輯、計算數(shù)學(xué)、優(yōu)化理論等多學(xué)科，EDA軟件的技術(shù)指標(biāo)有自動化程度，功能完善度，運行速度，操作界面，數(shù)據(jù)開放性和互換性（不同廠商的EDA軟件可相互兼容）等。 EDA技術(shù)包括電子電路設(shè)計的各個領(lǐng)域：即從低頻電路到高頻電路、從線性電路到非線性電路、從模擬電路到數(shù)字電路、從分立電路

5、到集成電路的全部設(shè)計過程，涉及到電子工程師進行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計算機提供的各種輔助工作。6（2） EDA技術(shù)的基本特征采用高級語言描述，具有系統(tǒng)級仿真和綜合能力是EDA技術(shù)的基本特征。與這些基本特征有關(guān)的幾個概念是：并行工程和“自頂向下”設(shè)計方法硬件描述語言（HDL）邏輯綜合與優(yōu)化開放性和標(biāo)準(zhǔn)化庫（Library） 7并行工程和“自頂向下”設(shè)計方法并行工程是一種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過程的開發(fā)模式（相關(guān)過程主要指制造和維護）。這一模式使開發(fā)者從一開始就要考慮到產(chǎn)品生存周期的質(zhì)量、成本、開發(fā)時間及用戶的需求等等諸多方面因素?！?“自頂向下”（Top

6、down）的設(shè)計方法從系統(tǒng)級設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計；在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述；在功能一級進行驗證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐??！?Topdown”設(shè)計方法有利于在早期發(fā)現(xiàn)產(chǎn)品結(jié)構(gòu)設(shè)計中的錯誤，提高設(shè)計的一次成功率，在EDA技術(shù)中被廣泛采用。 8硬件描述語言（HDL）用硬件描述語言進行電路與系統(tǒng)的設(shè)計是當(dāng)前EDA技術(shù)的一個重要特征。硬件描述語言突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用和

7、繼承等。與原理圖輸入設(shè)計方法相比較，硬件描述語言更適合規(guī)模日益增大的電子系統(tǒng)。硬件描述語言使得設(shè)計者在比較抽象的層次上描述設(shè)計的結(jié)構(gòu)和內(nèi)部特征，是進行邏輯綜合優(yōu)化的重要工具。目前最常用的IEEE標(biāo)準(zhǔn)硬件描述語言有VHD L和Verilog-HDL。 9邏輯綜合與優(yōu)化邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨立。優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小、更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定的目標(biāo)庫映射成新的網(wǎng)表。 10開放性和標(biāo)準(zhǔn)化EDA系統(tǒng)的框架是一種軟件平臺結(jié)構(gòu)，它為不同的EDA工具提供操作環(huán)境?？蚣芴峁┡c

8、硬件平臺無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計數(shù)據(jù)和設(shè)計流程的管理，以及各種與數(shù)據(jù)庫相關(guān)的服務(wù)項目等。一個建立了符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)EDA系統(tǒng)，可以接納其他廠商的EDA工具一起進行設(shè)計工作。框架作為一套使用和配置EDA軟件包的規(guī)范，可以實現(xiàn)各種EDA工具間的優(yōu)化組合，將各種EDA工具集成在一個統(tǒng)一管理的環(huán)境之下，實現(xiàn)資源共享。EDA框架標(biāo)準(zhǔn)化和硬件描述語言等設(shè)計數(shù)據(jù)格式的標(biāo)準(zhǔn)化可集成不同設(shè)計風(fēng)格和應(yīng)用的要求導(dǎo)致各具特色的 EDA工具在同一個工作站上。集成的EDA系統(tǒng)不僅能夠?qū)崿F(xiàn)高層次的自動邏輯綜合、版圖綜合和測試碼生成，而且可以使各個仿真器對同一個設(shè)計進行協(xié)同仿真，進一步提高了EDA系

9、統(tǒng)的工作效率和設(shè)計的正確性。11庫（Library）庫是支持EDA工具完成各種自動設(shè)計過程的關(guān)鍵。EDA設(shè)計公司與半導(dǎo)體生產(chǎn)廠商緊密合作、共同開發(fā)了各種庫，如邏輯模擬時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等等，這些庫支持EDA工具完成各種自動設(shè)計。 12（3）EDA的基本工具EDA工具的整體概念是電子系統(tǒng)設(shè)計自動化。EDA的物理工具完成和解決設(shè)計中如芯片布局、印刷電路板布線、電氣性能分析，設(shè)計規(guī)則檢查等問題的物理工具?；诰W(wǎng)表、布爾邏輯、傳輸時序等概念的邏輯工具，設(shè)計輸入采用原理圖編輯器或硬件描述語言進行，利用EDA系統(tǒng)完成邏輯綜合、仿真、優(yōu)化等過程，生成網(wǎng)表或

10、VHDL、Verilog-HDL的結(jié)構(gòu)化描述。細分有：編輯器、仿真器、檢查/分析工具、優(yōu)化綜合工具等。13文字編輯器在系統(tǒng)級設(shè)計中用來編輯硬件系統(tǒng)的描述語言如VHDL和Verilog-HDL，在其他層次用來編輯電路的硬件描述語言文本如SPICE的文本輸入。圖形編輯器用于硬件設(shè)計的各個層次。在版圖級，圖形編輯器用來編輯表示硅工藝加工過程的幾何圖形。在高于版圖層次的其他級，圖形編輯器用來編輯硬件系統(tǒng)的方框圖、原理圖等。典型的原理圖輸入工具包括基本單元符號庫（基本單元的圖形符號和仿真模型）、原理圖編輯器的編輯功能、產(chǎn)生網(wǎng)表的功能3個組成部分。 14仿真器又稱模擬器，用來幫助設(shè)計者驗證設(shè)計的正確性。在

11、硬件系統(tǒng)設(shè)計的各個層次都要用到仿真器。在數(shù)字系統(tǒng)設(shè)計中，硬件系統(tǒng)由數(shù)字邏輯器件以及它們之間的互連來表示。仿真器的用途是確定系統(tǒng)的輸入/輸出關(guān)系，所采用的方法是把每一個數(shù)字邏輯器件映射為一個或幾個過程，把整個系統(tǒng)映射為由進程互連構(gòu)成的進程網(wǎng)絡(luò)，這種由進程互連組成的網(wǎng)絡(luò)就是設(shè)計的仿真模型。 15檢查/分析工具在集成電路設(shè)計的各個層次都會用到。在版圖級，采用設(shè)計規(guī)則檢查工具來保證版圖所表示的電路能被可靠地制造出來。在邏輯門級，檢查/分析工具用來檢查是否有違反扇出規(guī)則的連接關(guān)系。時序分析器用來檢查電路中的最大和最小延時。 優(yōu)化/綜合工具可以將硬件的高層次描述轉(zhuǎn)換為低層次描述，也可以將硬件的行為描述轉(zhuǎn)換

12、為結(jié)構(gòu)描述，轉(zhuǎn)換過程通常伴隨著設(shè)計的某種改進。如在邏輯門級，可用邏輯最小化來對布爾表達式進行簡化。在寄存器級，優(yōu)化工具可用來確定控制序列和數(shù)據(jù)路徑的最優(yōu)組合。 162. 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計采用“ Topdown”（自頂向下）設(shè)計方法，設(shè)計步驟如右邊圖1.2.1所示。 17在“ Topdown”（自頂向下）的設(shè)計方法中，設(shè)計者首先需要對整個系統(tǒng)進行方案設(shè)計和功能劃分，擬訂采用一片或幾片專用集成電路ASIC來實現(xiàn)系統(tǒng)的關(guān)鍵電路，系統(tǒng)和電路設(shè)計師親自參與這些專用集成電路的設(shè)計，完成電路和芯片版圖，再交由IC工廠投片加工，或者采用可編程ASIC（例如 CPLD和 FPGA）現(xiàn)場

13、編程實現(xiàn)。 18在“ Topdown”（自頂向下）的設(shè)計中，行為設(shè)計確定該電子系統(tǒng)或VLSI芯片的功能、性能及允許的芯片面積和成本等。結(jié)構(gòu)設(shè)計根據(jù)系統(tǒng)或芯片的特點，將其分解為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，得到一個總體結(jié)構(gòu)。這個結(jié)構(gòu)可能包括算術(shù)運算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機等。邏輯設(shè)計把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，設(shè)計中盡可能采用規(guī)則的邏輯結(jié)構(gòu)或采用經(jīng)過考驗的邏輯單元或模塊。電路設(shè)計將邏輯圖轉(zhuǎn)換成電路圖，一般都需進行硬件仿真，以最終確定邏輯設(shè)計的正確性。版圖設(shè)計將電路圖轉(zhuǎn)換成版圖，如果采用可編程器件就可以在可編程器件的開發(fā)工具時進行編程制片。19利用HDL語言，采用“ Topd

14、own”（自頂向下）設(shè)計方法的設(shè)計系統(tǒng)硬件電路，一般分為三個步驟，如圖1.2.2所示。 圖1.2.2 “ Topdown”（自頂向下）設(shè)計系統(tǒng)硬件的過程20行為描述： 對系統(tǒng)進行行為描述的目的是在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計中存在的問題。在行為描述階段，考慮的是系統(tǒng)的結(jié)構(gòu)及其工作過程是否能達到系統(tǒng)設(shè)計規(guī)格書的要求，并不考慮其實際的操作和算法用什么方法來實現(xiàn)。行為描述是對整個系統(tǒng)的數(shù)學(xué)模型的描述，其設(shè)計與器件工藝無關(guān)。21寄存器傳輸描述RTL （又稱數(shù)據(jù)流描述）將行為方式描述的HDL程序，采用RTL方式描述，導(dǎo)出系統(tǒng)的邏輯表達式，再用仿真工具對RTL方式描述的程序進

15、行仿真。如果仿真通過，就可以利用邏輯綜合工具進行綜合了。 22邏輯綜合 利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表），也可將綜合結(jié)果以邏輯原理圖方式輸出。此后再對邏輯綜合結(jié)果在門電路級上進行仿真，并檢查定時關(guān)系，如果一切正常，那么系統(tǒng)的硬件設(shè)計基本結(jié)束。 232. 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法如果在某一層上仿真發(fā)現(xiàn)問題，就應(yīng)返回上一層，尋找和修改相應(yīng)的錯誤，然后再向下繼續(xù)未完的工作。由邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計時，還可以有兩種選擇：一種是由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，定制ASIC芯片；第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)

16、的PLD編程碼點，利用PLD完成硬件電路的設(shè)計。24利用HDL語言，采用“ Topdown”（自頂向下）設(shè)計方法具有以下優(yōu)點： 在“ Topdown”（自頂向下）的設(shè)計過程中，每一步都可以進行仿真，可以在系統(tǒng)設(shè)計過程發(fā)現(xiàn)設(shè)計存在的問題，可大大縮短系統(tǒng)的設(shè)計周期，降低費用，使電路設(shè)計更趨合理，其體積和功耗也可減小。 采用HDL語言，就可免除編寫邏輯表達式或真值表的過程，使設(shè)計難度大幅度下降，從而可以縮短設(shè)計周期。 采用HDL語言設(shè)計系統(tǒng)硬件電路時，主要的設(shè)計文件是用HDL語言編寫的源程序，也可以將HDL語言編寫的源程序轉(zhuǎn)換成電原理圖形式輸出，降低了硬件電路設(shè)計難度，。 用HDL語言的源程序作為歸

17、檔文件資料量小，便于保存，可繼承性好。251.2.2 優(yōu)秀FPGA設(shè)計的重要特征FPGA可以替代其它PLD或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應(yīng)用。FPGA也是實現(xiàn)具有不同邏輯功能ASIC的有效的方法。FPGA是進行原型設(shè)計最理想的載體，原型機的最初框架和實現(xiàn)通過FPGA來驗證，可以降低成本、縮短開發(fā)周期。利用FPGA的可重配置功能，可以在使用過程中，在不改變所設(shè)計的設(shè)備的硬件電路情況下，改變設(shè)備的功能。優(yōu)秀的FPGA設(shè)計與系統(tǒng)需求文檔（SRD，System Requirement Document）和客戶的規(guī)范保持一致。一個優(yōu)秀的FPGA設(shè)計不僅僅必須要達到客戶和系統(tǒng)的基本要求，而且

18、需要具有可讀性、可重復(fù)性和可測性這三個重要的特征。26可讀性好要求：FPGA設(shè)計的原理圖和硬件描述語言設(shè)計應(yīng)該包含有足夠詳細的注釋；每張原理圖之間的關(guān)系以及硬件描述的模塊之間的互連關(guān)系的詳細說明；各個模塊的詳細說明。271. 可讀性例如，狀態(tài)機的文檔應(yīng)當(dāng)包含狀態(tài)圖或功能描述。布爾方程的實現(xiàn)過程也應(yīng)該寫在文檔中，甚至應(yīng)當(dāng)寫在源代碼里面，包括簡化前的或簡化后的布爾方程。FPGA的設(shè)計文檔也應(yīng)該包含用戶自己創(chuàng)建的約束文件，還應(yīng)該說明在設(shè)計、實現(xiàn)和驗證階段使用的各個輸出文件。例如在綜合后，應(yīng)當(dāng)說明網(wǎng)表文件的硬件描述語言類型、目的等。許多研究機構(gòu)的研究表明：投入一定的時間寫好文檔，可以在調(diào)試、測試和維護設(shè)計過程中節(jié)省大量的時間。一個具有好文檔的和經(jīng)過驗證的電路設(shè)計，可以很容易地被重用，可以大大的節(jié)省開發(fā)時間。282. 可重復(fù)性 可重復(fù)性要求： FPGA設(shè)計應(yīng)該保證如果不同的設(shè)計者從不同部位開始，并重新