數(shù)字電路課程課件：第5章 觸發(fā)器

1、第五章 觸發(fā)器5.1 概述觸發(fā)器：能夠存儲1位二值信號的基本單元電路。觸發(fā)器必須具備的兩個基本特點：具有兩個能自行保持的穩(wěn)定狀態(tài)， 用來表示邏輯狀態(tài)的 0 和 1 ， 或二進制數(shù)的 0 和 1 。2. 根據(jù)不同的輸入信號可以置成 1 或 0 狀態(tài)。觸發(fā)器的分類：1. 按觸發(fā)方式（電平觸發(fā)，脈沖觸發(fā)，邊沿觸發(fā)）2. 按邏輯功能（RS, JK, D, T）5.2 SR鎖存器一、電路結構與工作原理定義：觸發(fā)器的1狀態(tài)：觸發(fā)器的0狀態(tài)：置位端或置1端，低電平有效復位端或置0端，低電平有效圖形符號電路結構1100110011110000010101010111001*1* 的0狀態(tài)同時消失以后狀態(tài)不定用

2、與非門組成的基本RS觸發(fā)器的特性表(功能表)特性方程:保持置1置0不定在正常工作時應遵守:SDRD=0的約束條件， 約束條件Q*為觸發(fā)器的新狀態(tài)(也叫做次態(tài))，Q為觸發(fā)器原來的狀態(tài)(也叫做初態(tài))二、動作特點：在任何時刻，輸入都能直接改變輸出的狀態(tài)。例已知基本RS觸發(fā)器輸入信號的波形，畫出輸出信號波形。1100110011110000010101010111001*1*t1 t2 t3 t4 t5 t6 t7 t8QOOOOtttt電壓波形圖RDSDRSQQ圖形符號電路結構SR鎖存器也可以用或非門組成，如下圖所示。在正常工作時輸入信號應遵守:SDRD=0的約束條件，亦即不允許輸入SD=RD=1的

3、信號。000000111001101101000110110011105.3 電平觸發(fā)的觸發(fā)器一、電路結構與工作原理0XX000XX1110000100111100111011101001011011101*11111*CLK = 0時，觸發(fā)器保持原狀態(tài)不變。CLK = 1時，與SR鎖存器工作原理相同。CLK=1時，S、R同時由1變?yōu)?，狀態(tài)不確定S=1、R=1時，CLK回到低電平后狀態(tài)不定電平觸發(fā)SR觸發(fā)器的特性表在某些應用場合，有時需要在有效電平到達之前預先將觸發(fā)器置成指定的狀態(tài)，為此，在實用的電路上往往還設置有異步置1輸入端和異步置0輸入端。異步置位端異步復位端應當在CLK=0的狀態(tài)下進

4、行置位或復位二、動作特點只有當CLK變?yōu)橛行щ娖綍r，觸發(fā)器才能接受輸入信號，并按照輸入信號將觸發(fā)器的輸出置成相應的狀態(tài)。在CLK=1的全部時間里S和R的變化都將引起觸發(fā)器輸出端狀態(tài)的變化。在CLK回到0以后，觸發(fā)器保存的是CLK回到0以前瞬間的狀態(tài)。如果CLK=1期間內輸入信號多次發(fā)生變化，則觸發(fā)器的狀態(tài)也會發(fā)生多次翻轉，這降低了電路的抗干擾能力。例 已知電平觸發(fā)SR觸發(fā)器的輸入波形如圖所示，畫出 Q和Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=0。D型鎖存器0100110101010011001111D型鎖存器的特性表控制端數(shù)據(jù)輸入端當CLK = 1時輸出端狀態(tài)隨輸入端的狀態(tài)而改變。當CLK

5、= 0時輸出狀態(tài)保持不變。在CMOS電路中，經(jīng)常利用CMOS傳輸門組成電平觸發(fā)D觸發(fā)器。利用CMOS傳輸門組成的電平觸發(fā)D觸發(fā)器因為在CLK的有效電平期間輸出狀態(tài)始終跟隨輸入狀態(tài)變化，輸出與輸入的狀態(tài)相同，所以又將這個電路稱為“透明的D型鎖存器”。例 若用CMOS傳輸門組成的電平觸發(fā)D觸發(fā)器的CLK和輸入端D的電壓波形如圖中所給出，畫出Q和Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=05.4 脈沖觸發(fā)的觸發(fā)器一、電路結構與工作原理為了提高可靠性，要求每個CLK周期輸出狀態(tài)只能改變1次1. 主從SR觸發(fā)器CLK=1時，主觸發(fā)器根據(jù)S、R的狀態(tài)翻轉， 從觸發(fā)器保持原來的狀態(tài)不變。CLK從1返回0時，

6、主觸發(fā)器狀態(tài)在CLK=0期間不再改變，從觸發(fā)器按照與主觸發(fā)器相同的狀態(tài)翻轉。XXXX0000001110011011010001101101*1111*在CLK的一個變化周期中觸發(fā)器的狀態(tài)只可能改變一次，克服了同步觸發(fā)器CLK=1期間輸出狀態(tài)可能多次翻轉的問題。輸出狀態(tài)的變化發(fā)生在CLK信號的下降沿CLK=1期間，輸入信號仍需遵守約束條件 SR = 0。2. 主從JK觸發(fā)器CLKJ KQQ* 0 00 01 01 00 10 11 11 101010101Q01110010主從JK觸發(fā)器特性表在有些集成電路觸發(fā)器產(chǎn)品中，輸入端J和 K不只一個。在這種情況下， J1和 J2 、 K1和 K2是與

7、的邏輯關系 。電路結構邏輯符號例在主從JK觸發(fā)器電路中，若CLK、J、K的波形如圖所示，試畫出Q、 Q端對應的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=0。二、脈沖觸發(fā)方式的動作特點觸發(fā)器的翻轉分兩步動作。第一步，在CLK=1期間主觸發(fā)器接收輸入端的信號，被置成相應的狀態(tài)，而從觸發(fā)器不動；第二步，CLK下降沿到來時從觸發(fā)器按照主觸發(fā)器狀態(tài)翻轉，所以Q、Q狀態(tài)的變化發(fā)生在CLK的下降沿（若CLK以低電平為有效信號，則Q、Q狀態(tài)的變化發(fā)生在CLK的上升沿）。2. 因為主觸發(fā)器本身是一個電平觸發(fā)SR觸發(fā)器，所以在CLK=1的全部時間里輸入信號都將對主觸發(fā)器起控制作用。由于存在這樣兩個動作特點，在使用主從結

8、構觸發(fā)器時經(jīng)常會遇到這樣一種情況，就是在CLK=1期間輸入信號發(fā)生過變化以后，CLK下降沿到達時從觸發(fā)器的狀態(tài)不一定能按此時刻輸入信號的狀態(tài)來確定，而必須考慮整個CLK=1期間里輸入信號的變化過程才能確定觸發(fā)器的狀態(tài)。下圖所示為主從SR觸發(fā)器遇到的這種情況：CLK下降沿到達時如果按此時S=0，R=0考慮，Q應該保持。但實際Q變?yōu)?。對于主從JK觸發(fā)器也有類似的問題，即CLK=1的全部時間里主觸發(fā)器都可以接收輸入信號。而且，由于輸出接回到了輸入門上，所以在Q=0時主觸發(fā)器只能接受置1輸入信號，在Q=1時主觸發(fā)器只能接受置0輸入信號。其結果就是在CLK=1期間主觸發(fā)器只有可能翻轉一次，一旦翻轉了就

9、不會翻回原來的狀態(tài)。按輸入信號應保持按輸入信號應置0Qm一次翻轉使用注意事項：只在CLK=1的全部時間里輸入狀態(tài)始終未變的條件下，用CLK下降沿到達時輸入的狀態(tài)決定觸發(fā)器的次態(tài)才肯定是對的。否則必須考慮CLK=1期間輸入狀態(tài)的全部變化過程，才能確定CLK下降沿到達時觸發(fā)器的次態(tài)。5.5 邊沿觸發(fā)的觸發(fā)器為了提高觸發(fā)器的可靠性，增強抗干擾能力，希望觸發(fā)器的次態(tài)僅僅取決于CLK信號的下降沿（或上升沿）到達時刻輸入信號的狀態(tài)。而在此之前和之后輸入狀態(tài)的變化對觸發(fā)器的次態(tài)沒有影響。為實現(xiàn)這一設想，人們相繼研制成了各種邊沿觸發(fā)的觸發(fā)器電路。目前已用于數(shù)字集成電路產(chǎn)品中的邊沿觸發(fā)器電路有用兩個電平觸發(fā)D觸

10、發(fā)器構成的邊沿觸發(fā)器、維持阻塞觸發(fā)器、利用門電路傳輸延遲時間的邊沿觸發(fā)器等幾種較為常見的電路結構形式。上升沿觸發(fā)的D觸發(fā)器特性表及邏輯符號下降沿觸發(fā)的D觸發(fā)器邏輯符號帶異步置位、復位端和多輸入端的D觸發(fā)器下降沿觸發(fā)的JK觸發(fā)器特性表及邏輯符號邊沿觸發(fā)方式的動作特點：觸發(fā)器的次態(tài)僅取決于時鐘信號的上升沿（也稱為正邊沿）或下降沿（也稱為負邊沿）到達時輸入的邏輯狀態(tài)，而在這以前或以后，輸入信號的變化對觸發(fā)器輸出的狀態(tài)沒有影響。這一特點有效地提高了觸發(fā)器的抗干擾能力，因而也提高了工作可靠性。例在上升沿觸發(fā)的D觸發(fā)器電路中，若D端和CLK的電壓波形如圖所示，試畫出Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q

11、 =0。例在下降沿觸發(fā)的JK觸發(fā)器電路中，若J、K端和CLK的電壓波形如圖所示，試畫出Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q =0。5.6 觸發(fā)器的邏輯功能及其描述方法5.6.1 觸發(fā)器按邏輯功能的分類一、 SR觸發(fā)器凡在時鐘信號作用下，具有如下功能的觸發(fā)器稱為SR觸發(fā)器0000001110011011010001101101*1111*SR觸發(fā)器的特性表（約束條件）特性方程狀態(tài)轉換圖二、JK觸發(fā)器00000011100110110100011011011110JK觸發(fā)器的特性表特性方程狀態(tài)轉換圖三、T觸發(fā)器000011101110T觸發(fā)器的特性表特性方程T觸發(fā)器的狀態(tài)轉換圖邏輯符號T=0時

12、保持T=1時翻轉四、D觸發(fā)器000010101111D觸發(fā)器的特性表特性方程D觸發(fā)器的狀態(tài)轉換圖五、 觸發(fā)器特性方程來一個脈沖翻轉一次觸發(fā)器可由T觸發(fā)器、JK觸發(fā)器、D觸發(fā)器實現(xiàn)將JK、SR、T三種類型觸發(fā)器的特性表比較一下可看出，其中JK觸發(fā)器的邏輯功能最強，它包含了SR觸發(fā)器和T觸發(fā)器的所有邏輯功能。因此在需要使用SR觸發(fā)器和T觸發(fā)器的場合完全可以用JK觸發(fā)器來取代。例如，在需要SR觸發(fā)器時，只要將JK觸發(fā)器的J、K端當作S、R端使用，就可以實現(xiàn)SR觸發(fā)器的功能。目前生產(chǎn)的觸發(fā)器定型產(chǎn)品中只有JK觸發(fā)器和D觸發(fā)器兩大類。JK觸發(fā)器實現(xiàn)SR觸發(fā)器JK觸發(fā)器實現(xiàn)T觸發(fā)器思考：如何將JK觸發(fā)器轉

13、換為D觸發(fā)器？特性方程：對比兩式得：5.6.2 觸發(fā)器的電路結構和邏輯功能、觸發(fā)方式的關系一、電路結構和邏輯功能觸發(fā)器的邏輯功能和電路結構形式是兩個不同的概念，觸發(fā)器的電路結構和邏輯功能之間不存在固定的對應關系。同一種邏輯功能的觸發(fā)器可以用不同的電路結構實現(xiàn)，同一種電路結構形式可以做成不同邏輯功能的觸發(fā)器。同樣是主從結構電路，既可以做成SR觸發(fā)器，也可以做成JK觸發(fā)器。 同樣是SR觸發(fā)器可以用不同的電路結構實現(xiàn)。二、電路結構和觸發(fā)方式因為電路的觸發(fā)方式是由電路的結構形式?jīng)Q定的，所以電路結構形式與觸發(fā)方式之間有固定的對應關系。凡是采用同步SR結構的觸發(fā)器，無論其邏輯功能如何，一定是電平觸發(fā)方式；凡是采用主從SR結構的觸發(fā)器，無論其邏輯功能如何，一定是脈沖觸發(fā)方式；凡是采用兩個電平觸發(fā)D觸發(fā)器結構、維持阻塞結構或者利用門電路傳輸延遲時間結構組