基于FPGA高速數(shù)據(jù)采集系統(tǒng)(終)

1、基于FPGA勺高速數(shù)據(jù)采集系統(tǒng)設(shè)計摘要：基于可編程邏輯器件FPG舟口USB2.0芯片CY7c6801效核心的高速采集系統(tǒng)，設(shè)計了在FPGA勺控制下，USB#模塊、AD轉(zhuǎn)換模塊等協(xié)同工作下對輸入信號的數(shù)據(jù)采集系統(tǒng)。介紹了從硬件和軟件兩個方面來設(shè)計數(shù)據(jù)高速采集系統(tǒng)，重點說明了硬件設(shè)計的原理、固件程序的設(shè)計思想、應(yīng)用程序的設(shè)計、固件下載驅(qū)動程序的開發(fā)，USB®制器CY7c68013勺特性，通過VHDL®言設(shè)計對USBg制器的訪問控制操作、USB空制器固件程序設(shè)計、USES區(qū)動程序設(shè)計。該系統(tǒng)可以實現(xiàn)對信號的高速采集，并通過USB總線與上位機通信，實現(xiàn)在Labview控制界面下進行

2、顯示以及數(shù)據(jù)的存儲，這種基于FPGA勺同步采集、實時讀取采集數(shù)據(jù)的設(shè)計充分發(fā)揮了FPGAKUSB的優(yōu)點，提高系統(tǒng)采集和傳輸速度。關(guān)鍵詞：FPGA;USB2.0;高速采集；LabviewHighSpeedDataAcquisitionSystemDesignBaseonFPGAAbstract:TakethelogicalcomponentFPGA,USB2.0chipandCY7C68013ascores.ThissystemrealizethehighspeedacquisitionofinputsignalwiththecooperationworkofFPGAcontroller,USB

3、connectorandADconverter.Introducingfromtwoaspectsofhardwareandsoftware,thedesignofhighspeeddataacquisitionSystemfocusesontheprincipleofhardwaredesign,thefirmwareprogramdesign,applicationdesign,developmentoffirmwaredownloaddriver,USBcontrollerCY7C68013characteristicsrealizethecontrolofvisitofUSBcontr

4、ollerandthedesignofUSBcontrollerfirmwareprogramandUSBdriver.BymeansofUSBbusandUpperComputer,thedisplayandstoreofdatacanbeachievedundertheLabviewcontrolinterface.Thedesignofsynchronousacquisitionandreal-timereadgivefullplaytotheadvantagesofFPGAandUSB,improvingthespeedofacquisitionandtransmission.KEYW

5、ORD:FPGA;USB2.0;SpeedAcquisition;Labview目錄第一章概述11.1 項目背景及研究意義11.2 國內(nèi)外研究現(xiàn)狀1第二章總體方案設(shè)計21 硬件總體方案設(shè)計21 軟件總體方案設(shè)計21.2 FPGAS序流程圖21.2 USB芯片程序流程圖21.2 LABVIEW程序流程圖3第三章硬件設(shè)計41 硬件原理設(shè)計41 芯片的選擇51.4 FPGA的選擇51.4 USB芯片選擇51.4 A/D的選擇51 硬件電路設(shè)計61.5 USB芯片外圍電路設(shè)計61.5 CPLD電路設(shè)計71.5 AD電路設(shè)計7第四章軟件設(shè)計8FPGA程序設(shè)計8USB固件程序設(shè)計10上位機程序設(shè)計12第五

6、章系統(tǒng)調(diào)試14第六章設(shè)計總結(jié)17附錄附錄IProtel原理圖附錄HFPGAffi層圖第一章概述項目背景及研究意義隨著信息技術(shù)的飛速發(fā)展，各種數(shù)據(jù)的實時采集和處理在現(xiàn)代工業(yè)控制和科學(xué)研究中已成為必不可少的部分，數(shù)據(jù)采集系統(tǒng)中主要關(guān)注的是精度和采樣率的問題。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)往往采用單片機作為控制器，控制模/數(shù)轉(zhuǎn)換（ADC）、存儲器和其他外圍電路的工作。但由于單片機時鐘頻率低而且各種功能需要靠軟件來實現(xiàn)，很難滿足對數(shù)據(jù)的高速采集的要求。于是高速及超高速數(shù)據(jù)采集系統(tǒng)產(chǎn)生并得到了快速的發(fā)展，基于FPGAF口USB2.0的數(shù)據(jù)采集方案，提高了系統(tǒng)采集和傳輸速度并實現(xiàn)了高可靠性、多點的數(shù)據(jù)采集。研究意義：

7、目前，隨著微電子技術(shù)的發(fā)展，電子自動化設(shè)計工具的普及，大規(guī)模可編程邏輯器件也越來越得到廣泛的實際應(yīng)用?？删幊踢壿嬈骷粌H使系統(tǒng)趨于小型化、集成化和高可靠性，而且具有用戶可編程特性，這些優(yōu)點將縮短系統(tǒng)設(shè)計周期，減小設(shè)計成本，降低設(shè)計風(fēng)險。不僅如此，部分器件除具有用戶可編程能力外，還具有簡單的在線可編程能力。其中FPG編程則顯得更加靈活，比如，一片F(xiàn)PG瘟片就可替代幾片甚至幾十片標準器件，其用戶可用I/0引腳數(shù)目多達數(shù)百條。一片F(xiàn)PG就可以實現(xiàn)邏輯功能十分復(fù)雜的邏輯部件甚至一個小型數(shù)字系統(tǒng)。如果將FPGAI入到數(shù)據(jù)采集系統(tǒng)中，無疑會使系統(tǒng)的體積更加小巧，其性能更加優(yōu)越。因此，具有一定的現(xiàn)實意義。國

8、內(nèi)外研究現(xiàn)狀及發(fā)展前景國內(nèi)數(shù)據(jù)采集器的現(xiàn)況上世紀08年代末到09年初，我國一些儀器廠已研制出了多種數(shù)據(jù)采集器，其中單通道的有SP201,SC24-®,雙通道的有EG3300YE5938型，超小型的有911,902和921型.具有采集靜態(tài)信號的有SMU9012型，所配套的軟件包基本上包括了設(shè)備維修管理和基本頻譜分析兩大部分，能夠適應(yīng)機器設(shè)備的一般狀況監(jiān)測和故障診斷，基本上己經(jīng)達到了國外數(shù)據(jù)采集器的初期水平。但是，國內(nèi)數(shù)據(jù)采集器與目前國外數(shù)據(jù)采集器相比，在技術(shù)上仍然存在著一定差距。主要表現(xiàn)：由于受國內(nèi)振動等傳感器水平的限制，分析頻率范圍不寬，給一些高速的機器或軸承的診斷等帶來了一定的困難

9、；由于數(shù)據(jù)采集器的內(nèi)存不大，數(shù)據(jù)采集器本身的信號處理功能不強，在現(xiàn)場只能做一些簡單診斷，精密診斷需要離線到計算機上去做，現(xiàn)場精密診斷功能較弱；設(shè)備的軟件水平仍在設(shè)備維修管理和基本頻譜分析上徘徊，機器故障診斷專家系統(tǒng)還需完善，軟件人機界面有待改進。數(shù)據(jù)采集是整個工廠自動化的最前端，測試精度、速度與實現(xiàn)該功能的成本是幾個重要因素，數(shù)據(jù)采集也正朝著這幾個方向發(fā)展。高速、實時數(shù)據(jù)采集在運動控制、爆炸檢測、醫(yī)療設(shè)備、快速生產(chǎn)過程（如石油化工過程）和變電站自動化等領(lǐng)域都有非常重要的應(yīng)用。這些行業(yè)中，對高速數(shù)據(jù)采集的需求遠遠超過目前實際可以實現(xiàn)的程度。用戶的需求促進了技術(shù)的發(fā)展和新產(chǎn)品的出現(xiàn)，因此，高速數(shù)據(jù)

10、采集仍然會有長足的發(fā)展。發(fā)展前景：數(shù)據(jù)采集技術(shù)已廣泛應(yīng)用于工業(yè)控制系統(tǒng)、數(shù)據(jù)采集系統(tǒng)、測自動試系統(tǒng)、智能儀器儀表、遙感遙測、通訊設(shè)備、機器人、高檔家電等方面?？梢灶A(yù)見，隨著大規(guī)模集成電路技術(shù)與計算機技術(shù)的發(fā)展，數(shù)據(jù)采集技術(shù)將在雷達、通信、水聲、遙感、地質(zhì)勘探、無損監(jiān)測、語音處理、智能儀器、工業(yè)自動控制以及生物醫(yī)學(xué)工程眾多領(lǐng)域發(fā)揮更大的作用。特別是計算機的發(fā)展，網(wǎng)絡(luò)化可以更好地協(xié)調(diào)工作，增強系統(tǒng)的可靠性，勢必推動數(shù)據(jù)采集在更加廣闊的領(lǐng)域應(yīng)用。第二章總體方案設(shè)計2.1硬件整體方案設(shè)計(如圖2.1.1).AD專換班»(ADS930)ADE!調(diào)理器輸入口與圖2.1.1整體設(shè)計圖數(shù)據(jù)采集和傳輸

11、系統(tǒng)只要由FPGA(中心控制模塊)、USB(串行總線)、A/D轉(zhuǎn)換器以及其它的外圍輔助電路組成。A/D轉(zhuǎn)換器的作用是將輸入的模擬量轉(zhuǎn)換成數(shù)字量，由FPG戚受、緩沖、存儲經(jīng)USB2.0端口傳到PC機上。FPGA控制模塊的核心部分，主要完成A/D轉(zhuǎn)換器的時鐘選取、數(shù)據(jù)的存儲計算以及相應(yīng)的控制邏輯、實現(xiàn)與PC機的通信等控制任務(wù)。USB2.0提供了一個可以和計算機連接的數(shù)據(jù)傳輸口，其作用是用來接受主機信號并通過它的端口來控制A/D轉(zhuǎn)換器進行數(shù)據(jù)的采集。PC機通過USB8口將控制命令和參數(shù)給FPGA然后FPG/WtA/D轉(zhuǎn)換器進行時序控制以及對轉(zhuǎn)換數(shù)據(jù)的接收。2.2軟件總體方案設(shè)計FPGA程序流程圖FP

12、G序B分程序Ig圖如圖2.2.1所示Q開始讀取采樣率開始采集N保持圖2.2.1FPGA程序流程圖USB芯片程序流程圖USB6制器采用的是Cypress公司的EZ_USBFX2L源列中的CY7C68013A集成有16KB的片內(nèi)RAM增弓®的8051微處理器、16位并行地址總線、8位數(shù)據(jù)總線、I2C總線、雙串口、4KB的FIFO的可配置的存儲器以及通用可編程接口(GPIF)、智能串行接口引擎和USB2.0收發(fā)器。USB5片流程圖如圖2.2.2所示。廠開始飛初始化LABVIE程序流程圖主機斷應(yīng)用程序采用虛擬儀器設(shè)計的思想，利用LABVIEW殳定一定的喜好處理算法和易于操作的儀表界面，即可完

13、全替代傳統(tǒng)的硬件儀器，如邏輯分析儀等,同時還可將數(shù)據(jù)存儲在計算機中便于后續(xù)分析。LABVIE州序流程圖如圖2.2.3所示。包括了啟動判斷，采樣率改變的判斷,還使用了二維數(shù)組來分別存儲兩個通道的數(shù)據(jù)。開始圖2.2.3LABVIE程序流程圖第三章硬件設(shè)計硬件原理設(shè)計硬件原理設(shè)計如圖3.1所示，模擬輸入信號事先經(jīng)過ADM理電路，在經(jīng)ADS930的模數(shù)轉(zhuǎn)化，將數(shù)字信號傳遞給EPM1270T144C5M,CLPDfUSBd句通過控制線以及I/O口實現(xiàn)控制信息和數(shù)字信息的雙向傳遞，與此同時，CPLD!過FIFO總線建立與8051核的鏈接。而USB5片與PCL是通過US戚口建立相應(yīng)的聯(lián)系。5V的電壓通過電壓

14、轉(zhuǎn)換芯片轉(zhuǎn)換為3.3V,并將此轉(zhuǎn)換的3.3V電壓對USB5片進行供電。E2PROMI2C®口實現(xiàn)與USB勺信息交互。模擬輸入圖3.1數(shù)據(jù)采集器/波形發(fā)生器的硬件原理圖芯片的選擇FPGA的選擇為節(jié)約成本，由FPG破其相應(yīng)的配置電路可由CPLD弋替，這樣將便于項目的進行，為此我們采用型號為EPM1270T144C5NCPLD真塊。USB芯片選擇目前市面上有很多類型的USB的接口芯片，它們要在外部的微控制器的控制下進行操作，如果微控制器的工作頻率比較低，勢必影響數(shù)據(jù)傳輸?shù)乃俾?。CY7c680135片中的FIFOS不需要微控制器的控制就能直接與外圍電路進行數(shù)據(jù)傳輸，解決了USB高速模式下的帶

15、寬問題。選才¥該芯片的另個重要原因Cypress公司為EZ_USBFX凍列產(chǎn)品的開發(fā)提供了大量的技術(shù)支持，如公司為開發(fā)者提供了主控平臺，固件開發(fā)環(huán)境和事例及相應(yīng)的技術(shù)文檔。AD的選擇將模擬信號轉(zhuǎn)化為數(shù)字信號實際上是模擬信號時間離散化和幅度離散化的過程。通過時間離散化由采樣保持（S/H）電路來實現(xiàn)，而幅度離散化則由A/D轉(zhuǎn)化器來實現(xiàn)。隨著高集成度的提高，有許多A/D芯片將采樣保持電路也集成在內(nèi)部。既減小了體積，又提高了可靠性。在選擇A/D轉(zhuǎn)化器時，主要考慮一下幾個方面：(1)轉(zhuǎn)換速率A/D的轉(zhuǎn)換速率取決于模擬信號的頻率范圍(2)量化位數(shù)根據(jù)A/D轉(zhuǎn)換的原理，A/D轉(zhuǎn)換過程中總存在量化誤

16、差。量化誤差取決于量化位數(shù)，位數(shù)越多量化誤差就越少。如n位的A/D轉(zhuǎn)化器，其量化誤差為1/2n+1。(3)輸入信號的電壓范圍A/D轉(zhuǎn)化器對模擬輸入信號的電壓范圍有嚴格的要求，模擬信號電壓只有處在A/D轉(zhuǎn)化器的額定電壓范圍內(nèi)，才能得到與之成正比的數(shù)字量。由于在A/D轉(zhuǎn)換器之前已經(jīng)加了信號調(diào)理電路，通過調(diào)節(jié)放大倍數(shù)和直流偏移量，總能滿足A/D轉(zhuǎn)化器對輸入電壓的要求。(4)參考電壓VRE睽求A/D轉(zhuǎn)換的過程就是不斷將被轉(zhuǎn)換的模擬信號和參考電壓VREF相比較的過程。因此，參考電壓的準確度和穩(wěn)定性對轉(zhuǎn)換精度至關(guān)重要。(5)控制信號及時序A/D轉(zhuǎn)換器工作時必須由MClMPLD控制，因此，選擇A/D轉(zhuǎn)換器時

17、，應(yīng)考慮接口的方便性和高低電平的兼容。根據(jù)以上分析，我們選擇BURR-BROWN生產(chǎn)的8位、30MH葡速A/D轉(zhuǎn)換器ADS930ADS93CK用35V電壓電源，流水線結(jié)構(gòu)，內(nèi)部含有采樣保持器和參考電壓源。3.3硬件電路設(shè)計USB芯片外圍電路設(shè)計電源電路如圖所示，USBS備采用總線供電，USB總線供電電壓為5V,而CY7c68013勺工作電壓為3.3V所以必須通過電壓轉(zhuǎn)換才能讓設(shè)備正常工作，轉(zhuǎn)換后的電壓經(jīng)過電容濾波后提供給主控制芯片。U31VCC3.3C14O.luFINKOUT二二DGNDASM1117-3.3CHC13-O.luF圖電源電路由于主控制芯片CY7c6

18、8013內(nèi)部沒有程序存儲器,而只提供了8KB的RAM作為程序和數(shù)據(jù)的復(fù)用的存儲器，當USB設(shè)備一上電時，程序就被加載到RAM中，開始執(zhí)行。但一斷電，內(nèi)部RAW的信息都和丟失。為了能夠讓US破備每次上電后都能夠正常工作，將設(shè)備程序放在上位機上，將設(shè)備的ID號存放在外擴的E2PROMb,當US暇備一上電時，計算機獲得E2PROM1ID號通過這個ID號自動將固件程序加載到主控制芯片的內(nèi)部RAMfr,設(shè)備開始工作。E2PROW路圖如所示，采用24LC64作為外擴的E2PR0M8KB存儲空間，采用兩個地址尋址，CY7c68013寸采用兩個字節(jié)尋址的E2PR0MI求其最低位地址線接高電平，其

19、余接低電平。24L?：154圖EEPROM電路CPLD電路設(shè)計如圖所示，其中D1表示上電復(fù)位，接通電源時顯示亮；D2顯示數(shù)據(jù)采集時的狀態(tài)，當它亮?xí)r表示表示存儲器處于空的狀態(tài)可以采集數(shù)據(jù)進來，暗的時候表小存儲器滿。圖指示燈電路AD電路設(shè)計高速A/D模塊由A/D轉(zhuǎn)換器和信號調(diào)理電路組成。ESDM-04011塊的元件排布圖如圖所示，ESDM-0401奠塊的原理圖如圖所示。A/D轉(zhuǎn)換器采用3.3V、30MHz8位高速A/D轉(zhuǎn)換器ADS930信號調(diào)理電路由150MHz9速雙運放MAX4016a成，其增益、直流偏移量可調(diào)。R5C5構(gòu)成低

20、通濾波電路。其引腳功能表如所示。信號發(fā)生器/&出的信號加在J2口，經(jīng)過電壓跟隨器和偏置放大電路（通過調(diào)節(jié)PR1可調(diào)節(jié)增益，PR2電位器可調(diào)節(jié)直流偏移量）輸入到ADS930的“+IN”端轉(zhuǎn)換成數(shù)字信號傳給FPGA圖高速A/D模塊原理圖引腳名稱功能說明引腳名稱功能說明1+VS模擬電壓源15CLK轉(zhuǎn)換時鐘輸入端2LVDD數(shù)字電壓源16OE數(shù)據(jù)輸出使能端3NC無連接171Pwrdn低功耗模式控制端4NC無連接18+VS模擬電壓源15Bit8(LSB)數(shù)據(jù)位（D0）193GND模擬地46Bit7數(shù):牌位（D1）201GND模擬地7Bit6數(shù):牌位（D2）21LpBy正

21、階梯旁路端8Bit5數(shù)據(jù)位（D3）22NC無連接9Bit4數(shù):牌位（D4）231VREF1V參考電壓輸出10Bit3數(shù):牌位（D5）24IN基準電壓輸入端11Bit2數(shù)據(jù)位（D6）25LnBy負階梯旁路端12Bit1(MSB)數(shù):牌位（D7）26CM共模電壓輸出端13GND模擬地27+IN模擬信號輸入端14GND模擬地28+VS模擬電壓源表ADS930弓I腳功能表I'ICSDM-0101!T厘可始0|匚等151Icoi叵II.3!*!Pft2叵司1»»|J3O厘可J1NCNCCLKD1D3D5D7NCJ25naHW同F(xiàn)ilo圖高速A/D模

22、塊元器件排布圖01oNCNCD0D2D4D6/OEGND第四章軟件設(shè)計4.1FPGA程序設(shè)計FPGA1序在Quartus7.2軟件環(huán)境中用VHD印言編寫，主要分為用行命令接受模塊、A/D控制及數(shù)據(jù)讀取模塊、4路時鐘分頻器模塊以及USB芯片通信模塊幾部分組成。采用74161(如圖4.1.1)對輸入的48MHz勺頻率進行分頻后總共可以得到四中頻率分別為48MHz24MHz12MHz6MHZ具體采用哪一頻率通過74151(如圖4.1.2)數(shù)據(jù)選擇器進行選擇，而它的地址碼是接移位寄存器的輸出端，根據(jù)移位寄存器出數(shù)的PA幺PA2值進行頻率選擇。圖4.1.3A/D控制及數(shù)據(jù)讀取BLOCK如圖4.1.3,實

23、際應(yīng)用中目前采用的是8位(ADS930,畫原理圖是采用16位的A/D轉(zhuǎn)換器以便于下一階段的系統(tǒng)設(shè)計開發(fā)。其中主要程序代碼如下：architectureoneofADisbeginprocess(clk)beginif(clk'eventandclk='0')thenif(dir='1')thendata_out<="1111111111111111"-data_in；elsedata_out<=data_out-2；endif；endif；endprocess；endone;如圖4.1.4,本來是可以通過兩根線來控制4種頻

24、率變化情況，但由于硬件連接問題，當PA1和PA2同時為低電平是，芯片出現(xiàn)發(fā)燙情況，所以我們采用移位寄存器的方法,一根做時鐘線，一根做數(shù)據(jù)線來實現(xiàn)。YW模塊主要程序代碼如下:圖4.1.4用口處理設(shè)計部分原理圖ARCHITECTUREoneOFYWISSIGNALpcx:STD_LOGIC_VECTOR(0TO3);BEGINPROCESS(clk)BEGINIFclk'EVENTANDclk='1'THENpcx(0)<=data_in;pcx(1)<=pcx(0);pcx(2)<=pcx(1);pcx(3)<=pcx(2);ENDIF;ENDPR

25、OCESS;PA1<=pcx(0);PA2<=pcx(1);ENDone;4.2USB固件程序設(shè)計固件是在USBg口芯片加電后，由其他設(shè)備加載到CY7c6801訃并在其中運行完成接口數(shù)據(jù)傳送功能的一段程序.其作用是輔助或者說控制硬件來完成預(yù)期的設(shè)備功能.固件的主要功能包括：初始化工作；輔助硬件完成設(shè)備的重新列舉過程，對主機的設(shè)備響應(yīng)做出適當?shù)捻憫?yīng)；對中斷的處理；數(shù)據(jù)的接受與發(fā)送；對外圍電路的控制。系統(tǒng)采用了同步FIFO傳輸方式中的BULK奠式進行數(shù)據(jù)傳送。改動部分代碼如下所示：BOOLDR_START()/自定義請求PA0=1;return(TRUE);BOOLDR_STOP()/

26、自定義請求PA0=0;return(TRUE);BOOLDR_1P5M()/send00PA1=0SYNCDELAYPA2=QSYNCDELAYPA2=1;SYNCDELAYPA2=QSYNCDELAYPA2=1;SYNCDELAYPA1=1;PA2=1;其中PA1=QgC據(jù)即準備輸入Q',而PA2是用來做脈沖觸發(fā)的，上述程序中當由PA2=Q變?yōu)镻A2=1時數(shù)據(jù)PA=Q就被送入移位寄存器，所以可以得到上述程序送出了QQ'表示采樣率為1.5MHZ以次類推可以令Q1''1Q''11'時對應(yīng)的采樣率分別為3M6M12M因此也可以通過以上程序來更

27、改采樣率。以下是個端點配置寄存器在復(fù)位后的初始值：voidTD_Init(void)(.IFCONFIG=Qx43;/使用外部時鐘，異步方式，SlaveFIFO方式SYNCDELAY;EP2CFG=QxAQ;/EP2有效，OUTS定為四緩沖(每個緩沖區(qū)大小為512字節(jié))SYNCDELAY;EP4CFG=QxQQ;SYNCDELAY;EP6CFG=QxEQ;/EP6有效，INdevicetohostSYNCDELAY;EP8CFG=QxQQ;SYNCDELAY;FIFORESET=Qx8Q;/activateNAK-ALLtoavoidraceconditionsSYNCDELAY;/seeTR

28、Msection15.14FIFORESET=QxQ2;SYNCDELAY;FIFORESET=QxQ6;SYNCDELAY;FIFORESET=QxQQ;SYNCDELAY;PINFLAGSAB=QxE6;SYNCDELAY;PINFLAGSCDQxf8;SYNCDELAY;PORTACFG|=QxQQ;SYNCDELAY;FIFOPINPOLAR=QxQQ;SYNCDELAY;OEA|=QxQF;EP2FIFOCFG=QxQ1;/reset,FIFO2/reset,FIFO6/deactivateNAK-ALL/FLAGA-fixedEP6PF,FLAGB-fixedEP6FF/FLAGC

29、-fixedEP2EF,FLAGD-reserved/SLCS無效/各引腳電平置低，以此方法屏蔽PKEN曲能/AUTOOUT=Q,WORDWIDE=1(16bits)SYNCDELAY;EP2FIFOCFG=0x11;/AUTOOUT=1,WORDWIDE=1SYNCDELAY;EP6FIFOCFG=0x09;/AUTOIN=1,ZEROLENIN=0,WORDWIDE=1SYNCDELAY;/IO設(shè)置PORTCCFG=0x00;PORTECFG=0x00;/用口初始化PA0=0;DR_6M();/采樣率6MHzenum_high_speed=FALSE;4.3上位機程序設(shè)計設(shè)備驅(qū)動程序是由C

30、ypress公司提供的通用EZ_USB動程序ezusb.sys，該驅(qū)動程序預(yù)留了很多接口參數(shù)，利用這些接口參數(shù)和計算機提供的API函數(shù)，即可以制作動態(tài)庫，在VB1序中調(diào)用這些動態(tài)庫，即可以調(diào)用驅(qū)動程序，從而實現(xiàn)與設(shè)備通信。動態(tài)庫在VC+環(huán)境下開發(fā)的，主要禾I用USBReadVendRequest兩個函編寫好的程序經(jīng)過編譯，便可以在工程中的debug文件夾中產(chǎn)生擴展名為.DLL的動態(tài)鏈接庫文件，將該動態(tài)鏈接庫文件復(fù)制在system32目錄下，在LABVIEW序中申明動態(tài)庫后，即可以加以調(diào)用。LABVIEW1序設(shè)計的前面板如圖4.3.1所示。整理程序框圖見附錄。圖4.3.1上位機前面板圖我們仿照實

31、際的示波器界面建立了這個高速數(shù)據(jù)采集系統(tǒng)的界面，包括主要的顯示屏，時基和幅值旋鈕，位置滑塊，接地，測量，通道的選擇以及存儲功能。其頂上面任意信號發(fā)生器，萬用表和毫伏表，我們還沒有做，打算在今后將這些功能實現(xiàn)。部分功能介紹：.時基旋鈕程序框圖如圖4.3.2所示，在選擇框中，我們通過三個常量（分別代表X起點、X終點、X步進量）來調(diào)節(jié)顯示框的很坐標數(shù)值。圖4.3.2時基旋鈕程序框圖盯基(ms/Div).測量程序框圖如圖4.3.3所示，這里我們直接調(diào)用LABVIEWJ部測量模塊再加顯示模塊實現(xiàn)。置期依）頻率（H公均方根M峰對峰值M圖4.3.3測量程序框圖.數(shù)據(jù)分離程序框圖如圖4.3.4所示，通過DLL

32、WSBRea函數(shù)接收USB5片過來的數(shù)據(jù)，由于上傳的數(shù)據(jù)是一幀CH1一幀CH2所以我們調(diào)用了數(shù)組分離模塊。My_USB,DLLdll:USBRead圖4.3.4數(shù)據(jù)分離程序框圖eh-mm_h圖4.3.5數(shù)據(jù)分離程序框圖.耦合程序框圖如圖4.3.5所示，同樣采用LABVIE搬大的信號處理模塊，講直流部分從信號中分離。.部分事件處理程序框圖如圖4.3.6和圖4.3.7所示，圖4.3.6是存儲事件處理程序，這里通過調(diào)用DataBuffer全局變量（波形數(shù)據(jù)緩存區(qū)）來存儲，另外加入了日期模塊，使得在多個存儲文件中方便找到我們想要的數(shù)據(jù)。|L5MlMOM6.OM12.oM87D時間控件引用原值鼻檸周期V

33、endRequest0uarUBTTiUHU»grTT匚jiuia圖4.3.6存儲事件處理程序圖4.3.7是采樣率改變時的事件處理程序，這里將1.5M,3.0M,6.0M,12.0M對應(yīng)成十六進制代碼0X01,0X02,0X03,0X04,再加上0XD0g送給USB5片。DOL5M|DL3M|D2;6M|D3:12M圖4.3.7采樣率改變事件處理程序第五章系統(tǒng)調(diào)試使用的儀器示波器TDS1002小口EE1412型函數(shù)信號發(fā)生器采樣率調(diào)試（輸入信號為500KHzVPP=3.0V采樣率為1.5M時波形如圖5.1.1所示。采樣率為12M時波形如圖5.1.2所示。對比兩圖，很明顯采樣率越高，波

34、形越接近真實波形。圖5.1.2采樣率為12M的波形圖5.1.1采樣率為1.5M的波形5.2頻率調(diào)試5.2.1輸入信號峰峰值給定是3.0V示波器上讀出VPP顯示為3.04V測出的結(jié)果如表5.2.1所示，MATLABJ出的曲線如圖5.2.1.示波器顯示頻率（HZ）1002005001K2KLABVIEV®示頻率(HZ)100.11199.8499.61000.2P1996.7LABVIEV®示VPP(V)3.013.013.093.023.04示波器顯示頻率（HZ）5K10K50K100K200KLABVIEV®示頻率(HZ)5008.319992.450000100

35、168P200360LABVIEV®示VPP(V)3.062.77表5.2.1輸入信號VPP=3.04V時的各頻率數(shù)據(jù)圖5.2.1輸入信號VPP=3.04V時的各頻率波形5.2.2輸入信號峰峰值給定是4.0V示波器上顯示為4.04V測出的結(jié)果如表5.2.2所示,MATLA幽出的曲線如圖5.2.2.示波器顯示頻率（HZ）1002005001K2KLABVIEV®示頻率(HZ)100.0200.5499.3998.32002.0LABVIEV®示VPP(V)3.983.983.993.994.02示波器顯示頻率（HZ）5K10K50K100K2

36、00KLABVIEV®示頻率(HZ)5004.210000.4:50131.4100227P200234LABVIEV®示VPP(V)3.983.923.893.833.59表5.2.2輸入信號VPP=4V時的各頻率數(shù)據(jù)圖5.2.2輸入信號VPP=3.04V時的各頻率波形將兩個表對比，在輸入信號頻率小于100K的時候，測的數(shù)據(jù)還比較準，當輸入頻率大于100K時，信號出現(xiàn)衰減，分析其原因是AD模塊上一級和二級運放出現(xiàn)衰減。第六章設(shè)計總結(jié)實現(xiàn)了基于FPGA勺高速實時數(shù)據(jù)采集系統(tǒng)設(shè)計，F(xiàn)PGA作為數(shù)據(jù)采集系統(tǒng)的控制核心，通過軟件編程控制硬件實現(xiàn)通道的選擇，利用FPGAS制實現(xiàn)A/D轉(zhuǎn)換，并給出控制轉(zhuǎn)換波形。由此可見，控制波形完全符合ADS930的轉(zhuǎn)換時序，達到設(shè)計的目的。止匕外，基于先入先出存儲器（FIFO）勺先進先出特性，可實現(xiàn)數(shù)據(jù)的緩沖存儲，充分利用系統(tǒng)資源，節(jié)約系統(tǒng)成本，具有良好的可移植性和可擴展性，便于調(diào)試和修改。可以實現(xiàn)數(shù)據(jù)的實時高速采集在高速實時數(shù)據(jù)采集方面有較好的應(yīng)用前景。已解決的問題：自從今年4月份準備做這個項目開始，由于沒有任何經(jīng)驗，花了很長時間來熟悉各部分原理、電路，在老師的指導(dǎo)下，現(xiàn)在也對整個系統(tǒng)的原理有了清晰的了解。在制作作品當中也出現(xiàn)了很多問題：.USBE片的驅(qū)動程序在WIN7系統(tǒng)下不兼容，采