第十四章 組合邏輯電路和時(shí)序邏輯電路

1、課題第十四章組合和時(shí)序邏輯電路第一節(jié)集成門電路課型新課授課班級(jí)授課時(shí)數(shù)2教學(xué)目標(biāo)1了解TTL門電路的有關(guān)使用知識(shí)。2了解CMOS門電路的有關(guān)使用知識(shí)。教學(xué)重點(diǎn)1TTL門電路的有關(guān)使用知識(shí)。2CMOS門電路的有關(guān)使用知識(shí)。教學(xué)難點(diǎn)TTL門電路和CMOS門電路的使用知識(shí)。學(xué)情分析教學(xué)效果教后記新課A、復(fù)習(xí)基本邏輯門電路的邏輯功能。B、新授課第一節(jié)集成門電路用來實(shí)現(xiàn)基本邏輯關(guān)系的電子電路稱為門電路。前一章介紹了與門、或門、非門、與非門、或非門、與或非門、異或門等。按構(gòu)成門電路的形式不同，可分為分立元件的門電路和集成門電路兩類。集成門電路具有體積小、重量輕、工作可靠性高、抗干擾能力強(qiáng)及價(jià)格低等優(yōu)點(diǎn)，目

2、前已得到廣泛使用。本章重點(diǎn)介紹TTL和CMOS集成邏輯門電路的型號(hào)及其使用常識(shí)，引腳識(shí)別及其安全操作的方法。一、TTL集成邏輯門電路1.TTL集成邏輯門電路TTL集成邏輯門電路是三極管三極管邏輯門電路的簡稱，是一種三極管集成電路。由于TTL集成電路生產(chǎn)工藝成熟、產(chǎn)品參數(shù)穩(wěn)定、工作可靠、開關(guān)速度高，因此獲得了廣泛的應(yīng)用。我國TTL系列產(chǎn)品型號(hào)較多，如T4000、T3000、T2000等。下面介紹幾種常用的TTL集成門。（1）集成與非門如圖所示為集成四-二輸入與非門T4000（74LS00）的外形及外引線排列圖，T4000（74LS00）是四2輸入與非門，即該集成電路內(nèi)部有四個(gè)獨(dú)立的兩輸入與非門電

3、路。其邏輯表達(dá)式為。74LS00的外形圖及外引線排列圖在圖14-1中，A、B為輸入邏輯變量，Y是邏輯函數(shù)，UCC接電源正極，GND接電源負(fù)極（GND又稱公共端）。（2）集成與門如圖所示為集成三-三輸入與門74LS11的引腳排列圖，其邏輯表達(dá)式為。74LS11的的外形圖及外引線排列圖（3）集成非門如圖所示為集成六反相器（非門）74LS04的引腳排列圖，其邏輯表達(dá)式為。74LS04的的外形圖及外引線排列圖（4）或非門如圖所示為集成四-二輸入或非門74LS02的引腳排列圖，其邏輯表達(dá)式為。74LS02的的外形圖及外引線排列圖2其他類型TTL邏輯門在TTL電路中，還有其他功能的門電路，例如OC門、三態(tài)

4、門等。（1）OC門前面介紹的TTL與非門是不能將兩個(gè)或兩個(gè)以上門的輸出端并聯(lián)在一起。在實(shí)際工程中常常需要將兩個(gè)或兩個(gè)以上的與非門的輸出端并聯(lián)在一起，我們稱為線與。因?yàn)槿粢粋€(gè)門的輸出端是高電平而另一個(gè)門的輸出是低電平，則輸出端并聯(lián)以后必然有很大的負(fù)載電流同時(shí)流過這兩個(gè)門的輸出級(jí)。這個(gè)電流的數(shù)值將遠(yuǎn)遠(yuǎn)超過正常工作電流，可能使門電路損壞。將與非門的集電極開路，可以解決這個(gè)問題。我們把集電極開路的與非門稱為OC門。如圖所示，（a）圖為OC門的引腳排列圖，（b）圖為OC門的邏輯符號(hào)。 (a) 引腳排列圖 (b) 邏輯符號(hào)OC門的的外形圖及外引線排列圖幾個(gè)OC門的輸出端并聯(lián)在一起使用，稱為線與。OC門正常

5、工作，必須在輸出端接一個(gè)上拉電阻與電源相連。（2）三態(tài)輸出門（TS門）具有三種輸出狀態(tài)高電平、低電平、高電阻的門電路，稱為三態(tài)門電路。如圖所示為三態(tài)門的邏輯符號(hào)，是在普通門電路的基礎(chǔ)上，多了一個(gè)控制端或EN，稱為使能端。 (a) =0有效 (b) =1有效三態(tài)門的邏輯符號(hào)圖（a）中，低電平有效。即當(dāng)=0時(shí)，其邏輯功能與普通與非門功能相同。而當(dāng)=1時(shí)，輸出呈現(xiàn)高阻狀態(tài)，輸出端相當(dāng)于斷路狀態(tài)。圖（b）中，EN高電平有效。即當(dāng)EN=1時(shí)，其邏輯功能與普通與非門功能相同。而當(dāng)=1時(shí)，輸出呈現(xiàn)高阻狀態(tài)，輸出端相當(dāng)于斷路狀態(tài)。3TTL門電路使用注意事項(xiàng)（1）TTL集成電路引腳排列方法如下圖所示，（a）圖為

6、TTL集成門電路外形圖，（b）圖為引腳排列圖。TTL集成電路通常是雙列直插式，不同功能的集成電路，其引腳個(gè)數(shù)不同。引腳編號(hào)排列方法是：把凹槽標(biāo)志置于左方，引腳向下，逆時(shí)針自下而上順序排列。 (a) 實(shí)物圖 (b) 引腳排列圖TTL集成電路的引腳識(shí)別（2）多余或暫時(shí)不用的輸入端的處理 暫時(shí)不用的與輸入端可通過1 k電阻接電源，或電源電壓小于等于5 V可直接接電源。 不使用的與輸入端可以懸空（懸空輸入端相當(dāng)于接高電平1），不使用的或輸入端接地（接地相當(dāng)于接低電平0）。實(shí)際使用中，懸空的輸入端容易接收各種干擾信號(hào)，導(dǎo)致工作不穩(wěn)定，一般不提倡。 將不使用的輸入端并接在使用的輸入端上。這種處理方法影響前

7、級(jí)負(fù)載及增加輸入電容，影響電路的工作速度。 TTL電路輸入端不可串接大電阻，不使用的與非輸入端應(yīng)剪短。（3）輸出端的處理 TTL一般門電路輸出端不允許線與連接，也不能和電源或地短接，否則將損壞器件。 OC門和三態(tài)門電路可以實(shí)現(xiàn)線與連接。（4）其他注意事項(xiàng) 安裝時(shí)要注意集成塊外引腳的排列順序，接插集成塊時(shí)用力適度，防止引腳折傷。 焊接時(shí)用25 W電烙鐵比較合適，焊接時(shí)間不宜過長。 調(diào)試使用時(shí)，要注意電源電壓的大小和極性，盡量穩(wěn)定在+5 V，以免損壞集成塊。 引線要盡量短，若引線不能縮短時(shí)，要考慮加屏蔽措施。要注意防止外界電磁干擾的影響。二、CMOS集成邏輯門電路除了三極管集成電路以外，還有一種場

8、效應(yīng)管組成的集成電路，這就是MOS電路。MOS集成電路按所使用的管子不同，分為PMOS電路、NMOS電路和CMOS電路，這里主要介紹應(yīng)用最多的CMOS集成門電路。1CMOS集成邏輯門電路（1）CMOS與非門如圖所示為集成四-二輸入與非門CC4011的外形圖和外引腳排列圖。其邏輯表達(dá)式為。CC4011引腳排列圖（2）CMOS或非門如圖所示為集成四-二輸入或非門CC4001的外形圖和外引腳排列圖。其邏輯表達(dá)式為。CC4001引腳圖2CMOS數(shù)字集成電路的特點(diǎn)CMOS數(shù)字集成電路主要有如下特點(diǎn)。（1）靜態(tài)功耗低電源電壓=5 V時(shí)，中規(guī)模數(shù)字集成電路小于25 100 。（2）工作電源電壓范圍寬對(duì)電源電

9、壓基本不要求穩(wěn)壓，CC4000系列的電源電壓為3 V15 V，HCMOS電路為2 V6 V。（3）邏輯擺幅大輸出的低電平接近為0 V，輸出的高電平接近于電源電壓。所以，輸出邏輯電平幅度的變化接近電源電壓。（4）噪聲容限大高低電平噪聲容量一樣大，為30%且隨著電壓的提高而增大。（5）輸入阻抗高在正常工作電源電壓范圍內(nèi)，輸入阻抗可達(dá)以上。因此，其驅(qū)動(dòng)功率極小，可忽略不計(jì)。（6）扇出系數(shù)大CMOS門電路帶負(fù)載能力強(qiáng)且僅受負(fù)載電容的限制，輸出端可帶50個(gè)以上的同類門電路。3CMOS門電路使用注意事項(xiàng)（1）測試CMOS電路時(shí)，禁止在CMOS本身沒有接通電源的情況下輸入信號(hào)。（2）電源接通期間不應(yīng)把器件從

10、測試座上插入或拔出；電源電壓為3 V5 V，電源極性不能倒接。（3）焊接CMOS電路時(shí)，烙鐵容量不得大于20 W，并要有良好的接地線。（4）輸出端不允許直接接地或接電源；除具有OC結(jié)構(gòu)和三態(tài)輸出結(jié)構(gòu)的門電路外，不允許把輸出端并聯(lián)使用以實(shí)現(xiàn)線與邏輯。（5）同TTL門電路一樣，多余的輸入端不能懸空，與門的多余輸入端應(yīng)接電源，或門的多余輸入端應(yīng)接低電平或。也可將多余輸入端與使用輸入端并聯(lián)，但這樣會(huì)影響信號(hào)傳輸速度。（提問）（展示實(shí)物、講解）（展示實(shí)物、講解）（結(jié)合圖示講解）（講解）（展示實(shí)物）（講解）（展示實(shí)物、講解）（講解）（展示實(shí)物）（展示實(shí)物）（講解）（講解）小結(jié)1TTL門電路的使用知識(shí)。2C

11、MOS門電路的使用知識(shí)。布置作業(yè)課題第十四章組合和時(shí)序邏輯電路第二節(jié)組合邏輯電路的分析方法和種類課型新課授課班級(jí)授課時(shí)數(shù)2教學(xué)目標(biāo)1理解組合邏輯電路的讀圖方法和步驟。2了解組合邏輯電路的種類。教學(xué)重點(diǎn)1組合邏輯電路的讀圖方法和步驟。2組合邏輯電路的種類。教學(xué)難點(diǎn)組合邏輯電路的讀圖方法和步驟。學(xué)情分析教學(xué)效果教后記新課A、復(fù)習(xí)基本邏輯門電路的邏輯功能。B、新授課第二節(jié)組合邏輯電路的分析方法和種類邏輯電路按其邏輯功能和結(jié)構(gòu)特點(diǎn)可分為組合邏輯電路和時(shí)序邏輯電路。本節(jié)學(xué)習(xí)組合邏輯電路的分析方法，時(shí)序邏輯電路將在下節(jié)介紹。單一的與門、或門、與非門、或非門、非門等邏輯門不足以完成復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)要求。組

12、合邏輯電路是采用兩個(gè)或兩個(gè)以上基本邏輯門來實(shí)現(xiàn)更實(shí)用、復(fù)雜的邏輯功能。一、組合邏輯電路的基本特點(diǎn)組合邏輯電路是由與門、或門、非門、與非門、或非門等邏輯門電路組合而成的，組合邏輯電路不具有記憶功能，它的某一時(shí)刻的輸出直接由該時(shí)刻電路的輸入狀態(tài)所決定，與輸入信號(hào)作用前的電路狀態(tài)無關(guān)。二、組合邏輯電路的分析方法組合邏輯電路的分析方法一般按以下步驟進(jìn)行：1 根據(jù)邏輯電路圖，由輸入到輸出逐級(jí)推導(dǎo)出輸出邏輯函數(shù)式。2 對(duì)邏輯函數(shù)式進(jìn)行化簡和變換，得到最簡式。3 由化簡的邏輯函數(shù)式列出真值表。4 根據(jù)真值表分析、確定電路所完成的邏輯功能。例1 分析如圖所示電路的邏輯功能。解：（1）寫出輸出邏輯函數(shù)式。（2）

13、化簡邏輯函數(shù)式。（3）根據(jù)邏輯函數(shù)式列真值表，如下表所示。真值表ABY000011101110（4）分析邏輯功能。由真值表可歸納出：當(dāng)輸入A、B相同時(shí)，輸出Y為0；當(dāng)輸入A、B相異時(shí)，輸出Y為1。因此它是一個(gè)實(shí)現(xiàn)異或邏輯功能的門電路，稱為異或門。例2 分析下圖所示電路的邏輯功能。解：（1）寫出輸出邏輯函數(shù)式。、（2）化簡邏輯函數(shù)式。（3）根據(jù)邏輯函數(shù)式列真值表如下表所示。真值表輸入輸出ABCY00000010010001111000101111011111（4）分析邏輯功能。由真值表可歸納出：當(dāng)輸入A、B、C至少有兩個(gè)是“1”時(shí)，即至少有兩個(gè)條件成立時(shí)，輸出Y為1，否則輸出均為0。三、組合邏輯

14、電路的種類組合邏輯電路在數(shù)字系統(tǒng)中應(yīng)用非常廣泛，為了實(shí)際工程應(yīng)用的方便，常把某些具有特定邏輯功能的組合電路設(shè)計(jì)成標(biāo)準(zhǔn)化電路，并制造成中小規(guī)模集成電路產(chǎn)品，常見的有編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、運(yùn)算器等。本書主要介紹編碼器、譯碼器。（提問）（詳細(xì)講解）（通過例題詳細(xì)講解分析方法）（講解）（講解）（結(jié)合圖示講解）（共同分析）（學(xué)生總結(jié)）小結(jié)1組合邏輯電路的讀圖方法和步驟。（1）根據(jù)邏輯電路圖，由輸入到輸出逐級(jí)推導(dǎo)出輸出邏輯函數(shù)式。（2）對(duì)邏輯函數(shù)式進(jìn)行化簡和變換，得到最簡式。（3）由化簡的邏輯函數(shù)式列出真值表。（4）根據(jù)真值表分析、確定電路所完成的邏輯功能。2組合邏輯電路的種類。常見的組

15、合邏輯電路有：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、運(yùn)算器布置作業(yè)課題第十四章組合和時(shí)序邏輯電路第三節(jié)編碼器課型新課授課班級(jí)授課時(shí)數(shù)2教學(xué)目標(biāo)1了解編碼器的基本功能。2了解典型集成編碼電路的引腳功能，會(huì)根據(jù)功能表正確使用。教學(xué)重點(diǎn)1編碼器的基本功能。2典型集成編碼電路的引腳功能，會(huì)根據(jù)功能表正確使用。教學(xué)難點(diǎn)會(huì)正確使用集成編碼器。學(xué)情分析教學(xué)效果教后記新課A、新授課第三節(jié)編碼器將十進(jìn)制、文字、字母等轉(zhuǎn)換成若干位二進(jìn)制信息符號(hào)的過程稱為編碼，能夠完成編碼功能的組合邏輯電路稱為編碼器。常見的有二進(jìn)制編碼器、二-十進(jìn)制編碼器（BCD編碼器）和優(yōu)先編碼器。一、二進(jìn)制編碼器把各種有特定意義的輸入信息編

16、成二進(jìn)制代碼的電路稱為二進(jìn)制編碼器。如下圖所示電路是三位二進(jìn)制編碼器。由圖可知，表示8路輸入，分別代表十進(jìn)制數(shù)0、1、7共8個(gè)數(shù)字，編碼的輸出是3位二進(jìn)制代碼，用表示。編碼器在任何時(shí)刻只能對(duì)0、1、7中的一個(gè)輸入信號(hào)進(jìn)行編碼，不允許同時(shí)輸入兩個(gè)1。由圖可知，當(dāng)編碼器輸入為高電平，其余輸入為低電平時(shí)，輸出；當(dāng)編碼器輸入為高電平，其余輸入為低電平時(shí)，輸出；當(dāng)編碼器輸入為高電平，其余輸入為低電平時(shí)，輸出?？梢姡撾娐穼?shí)現(xiàn)了三位二-十進(jìn)制編碼器的功能。其真值表如下表所示。三位二進(jìn)制編碼器的真值表十進(jìn)制數(shù)輸 入 變 量輸 出0000000010001000000100012000001000103000

17、01000011400010000100500100000101601000000110710000000111二、二十進(jìn)制編碼器將表示十進(jìn)制數(shù)09的10個(gè)十進(jìn)制數(shù)字信號(hào)編成二進(jìn)制代碼的電路，叫做二-十進(jìn)制編碼器，也稱為10線-4線編碼器。電路如下圖所示。由圖可知，當(dāng)編碼器輸入為高電平，其余輸入為低電平時(shí)，輸出；當(dāng)編碼器輸入為高電平，其余輸入為低電平時(shí)，輸出；當(dāng)編碼器輸入為高電平，其余輸入為低電平時(shí)，輸出?？梢姡撾娐穼?shí)現(xiàn)了二十進(jìn)制編碼器的功能。其真值表如下表所示。二-十進(jìn)制編碼器的真值表十進(jìn)制數(shù)輸入變量8421碼0000010001200103001140100501016011070111

18、8100091001三、優(yōu)先編碼器前面討論的編碼器中，在同一時(shí)刻僅允許有一個(gè)輸入信號(hào)，如有兩個(gè)或兩個(gè)以上信號(hào)同時(shí)輸入，輸出就會(huì)出現(xiàn)錯(cuò)誤的編碼。而優(yōu)先編碼器中則不存在這樣的問題。允許同時(shí)輸入兩個(gè)或兩個(gè)以上輸入信號(hào)，電路將對(duì)優(yōu)先級(jí)別高的輸入信號(hào)編碼，這樣的電路稱為優(yōu)先編碼器。如下圖所示為8線-3線74LS148優(yōu)先編碼器的引腳排列圖。74LS148優(yōu)先編碼器的真值表如下表所示。74LS148優(yōu)先編碼器真值表輸入輸出1××××××××1110111111111110××××

19、5;××00000××××××010010×××××0110100××××01110110×××011111000××0111111010×0111111110001111111111表中為輸入端，的優(yōu)先權(quán)最高，其余輸入優(yōu)先級(jí)依次為、。、為輸出端。輸入低電平0有效，即0表示有信號(hào)，1表示無信號(hào)，輸出均為反碼。當(dāng)=0時(shí)，無論其他輸入端有無輸入信號(hào)（表中以×表示

20、），輸出端只對(duì)編碼，輸出為7的8421BCD碼的反碼，即=000。當(dāng)=1、=0時(shí)，無論其余輸入端有無輸入信號(hào)，只對(duì)編碼，輸出為6的8421BCD碼的反碼，即=001。當(dāng)只有有效時(shí)，對(duì)編碼，輸出為0的8421BCD碼的反碼，即=111。為輸入控制端（或稱選通輸入端），低電平有效，即當(dāng)=0時(shí)允許編碼，當(dāng)=1時(shí)禁止編碼。為選通輸出端，為擴(kuò)展端，可用于擴(kuò)展編碼器的功能，如用2片8線-3線編碼器可擴(kuò)展為16線-4線優(yōu)先編碼器。計(jì)算機(jī)的鍵盤輸入邏輯電路就是由編碼器組成的。（根據(jù)電路引導(dǎo)學(xué)生共同分析得出電路功能）（總結(jié)得出真值表）（結(jié)合圖示講解）（總結(jié)得到真值表）（引導(dǎo)學(xué)生共同分析）（講解）（展示實(shí)物、講解

21、）（分析真值表）（講解）小結(jié)編碼器。將十進(jìn)制、文字、字母等轉(zhuǎn)換成若干位二進(jìn)制信息符號(hào)的過程稱為編碼，能夠完成編碼功能的組合邏輯電路稱為編碼器。布置作業(yè)課題第十四章組合和時(shí)序邏輯電路第四節(jié)譯碼器與顯示器件課型新課授課班級(jí)授課時(shí)數(shù)2教學(xué)目標(biāo)1掌握譯碼、顯示電路的概念。2了解譯碼、顯示電路的功能。教學(xué)重點(diǎn)譯碼、顯示電路的功能。教學(xué)難點(diǎn)譯碼顯示電路的原理分析。學(xué)情分析教學(xué)效果教后記新課A、新授課第四節(jié)譯碼器與顯示器件一、譯碼器計(jì)算機(jī)電路的運(yùn)算輸出是二進(jìn)制數(shù)。但日常生活中是以十進(jìn)制數(shù)為基礎(chǔ)的，因此在輸出這些運(yùn)算結(jié)果時(shí)，必須將二進(jìn)制變成十進(jìn)制。把二進(jìn)制代碼“翻譯”成一個(gè)相對(duì)應(yīng)的輸出信號(hào)的過程稱為譯碼，譯碼

22、是編碼的逆過程，實(shí)現(xiàn)譯碼的電路稱為譯碼器。常用的譯碼器有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器。1二進(jìn)制譯碼器將n位二進(jìn)制數(shù)譯成M個(gè)輸出狀態(tài)的電路稱為二進(jìn)制譯碼器。現(xiàn)以74LS138集成電路為例介紹3-8線譯碼器。74LS138的邏輯圖和外引腳排列圖如下圖所示，A0、A1、A2為輸入線，輸入為二進(jìn)制原碼，即十進(jìn)制數(shù)“0”的編碼為“000”，“1”的編碼為“001”；為8條輸出線，輸出低電平表示有信號(hào)，高電平表示無信號(hào)。（a）邏輯電路圖（b）引腳排列圖74LS138集成譯碼器的真值表如下表所示。74LS138集成譯碼器的真值表輸入輸出STAA2A1A0×1××&

23、#215;111111110××××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110由74LS138的邏輯電路圖和真值表可知： ，當(dāng)=1，=0時(shí)，EN=1，允許譯碼，由輸入變量A0、A1、A2所決定，電路處于譯碼工作狀態(tài)； 當(dāng)=0或=1時(shí)，EN=0，譯碼禁止，均為1，即封鎖了譯碼器的輸出，所有輸出均為高電平。、被稱為使能控制端。課堂練習(xí)：請分析如下圖所示的兩個(gè)3線-8線譯碼器構(gòu)成邏

24、輯電路的功能。由上圖可知，當(dāng)A3A2A1A0為00000111時(shí)，由于=1，且=0，第I位74LS138正常譯碼，而第II位74LS138由于=0處于禁止譯碼狀態(tài)。當(dāng)A3A2A1A0=1000時(shí)，第I位74LS138的=1而禁止譯碼，第II位74LS138的=1，且=0，處于譯碼正常譯碼工作狀態(tài)?？梢?，該電路實(shí)現(xiàn)了4線-16線譯碼器的功能。2二-十進(jìn)制譯碼器將BCD碼翻譯成對(duì)應(yīng)的10個(gè)十進(jìn)制輸出信號(hào)的電路稱為二-十進(jìn)制譯碼器。下面以74LS42譯碼器為例說明其工作原理。如下圖所示為74LS42集成譯碼器的邏輯電路圖和集成電路引腳排列圖。它有4位輸入線A3、A2、A1、A0；10條輸出線，分別對(duì)

25、應(yīng)于十進(jìn)制的10個(gè)數(shù)碼，輸出低電平有效。（a） 邏輯電路圖（b）引腳排列圖74LS42集成譯碼器真值表如下表所示，由表可見編碼10101111為6個(gè)無效狀態(tài)（稱為偽碼），當(dāng)輸入10101111偽碼時(shí)，輸出端均為1，即譯碼器具有拒絕偽碼輸入的能力。74LS42集成譯碼器的真值表輸入輸出A3A2A1A0000001111111110001101111111100101101111111001111101111110100111101111101011111101111011011111101110111111111101110001111111101100111111111101010111111

26、11111011111111111111001111111111110111111111111110111111111111111111111111二、譯碼顯示器在實(shí)際工程中，常需要將測量數(shù)據(jù)和運(yùn)算結(jié)果用十進(jìn)制數(shù)碼顯示出來，譯碼顯示電路的功能是將輸入的BCD碼譯成能用于顯示器件的十進(jìn)制信號(hào)，并驅(qū)動(dòng)顯示器顯示數(shù)字。譯碼顯示器通常由譯碼器、驅(qū)動(dòng)器和顯示器三部分組成。常用的數(shù)碼顯示器件主要有半導(dǎo)體數(shù)碼管（LED）和液晶數(shù)碼管（LCD）等，下面主要以半導(dǎo)體七段數(shù)碼管為例，說明顯示器的工作原理。1半導(dǎo)體數(shù)碼管半導(dǎo)體數(shù)碼管是將7個(gè)發(fā)光二極管排列成“日”字形狀制成的，如下圖（a）所示，發(fā)光二極管分別用a、b

27、、c、d、e、f、g等7個(gè)小寫字母代表，一定的發(fā)光線段組合，就能顯示相應(yīng)的十進(jìn)制數(shù)字，如下圖（b）所示。例如，當(dāng)b、c發(fā)光二極管發(fā)光時(shí)，就能顯示數(shù)字“1”，當(dāng)a、b、c、d、e、f、g發(fā)光二極管均發(fā)光時(shí)，就能顯示數(shù)字“8”。下表所示為ag發(fā)光線段的10種發(fā)光組合情況，分別顯示09等10個(gè)數(shù)字。表中輸出1表示發(fā)光線段，0表示不發(fā)光線段。（a）外形（b）顯示的數(shù)字圖形半導(dǎo)體數(shù)碼管發(fā)光線段的發(fā)光組合情況表輸入（BCD碼）輸出顯示數(shù)字DCBAabcdefg00001111110000010110000100101101101200111111001301000110011401011011011501

28、1010111116011111100007100011111118100111110119半導(dǎo)體數(shù)碼管的7個(gè)發(fā)光二極管內(nèi)部接法可分為共陰極和共陽極兩種。(1) 共陽數(shù)碼管：七個(gè)LED的陽極連接在一起作為一個(gè)引出端。如下圖（a）所示。(2) 共陰數(shù)碼管：七個(gè)LED的陰極連接在一起作為一個(gè)引出端。如下圖（b）所示。(a)共陽數(shù)碼管 (b)共陰數(shù)碼管2液晶顯示器液晶顯示器的結(jié)構(gòu)如下圖（a）所示。由于液晶是一種介于固體與液體之間，具有規(guī)則性分子排列的有機(jī)化合物。在不同電場作用下，液晶分子會(huì)做規(guī)則旋轉(zhuǎn)90°排列，產(chǎn)生透光度的差別，如下圖（d）所示。如此在電源ONOFF下產(chǎn)生明暗的區(qū)別，依此原

29、理控制每個(gè)像素，便可構(gòu)成所需圖像，如下圖（b）所示。 （a）結(jié)構(gòu) （b）正面電極（c）反面電極（d）加入電場前后液晶分子的排列三、數(shù)碼顯示譯碼器計(jì)算機(jī)電路的運(yùn)算輸出是二進(jìn)制數(shù)。但日常生活中是以十進(jìn)制數(shù)為基礎(chǔ)的，因此在輸出這些運(yùn)算結(jié)果時(shí)，必須將二進(jìn)制變成十進(jìn)制。把二進(jìn)制代碼“翻譯”成一個(gè)相對(duì)應(yīng)的輸出信號(hào)的過程稱為譯碼，譯碼是編碼的逆過程，實(shí)現(xiàn)譯碼的電路稱為譯碼器。目前譯碼器主要由集成門電路構(gòu)成，它有多個(gè)輸入端和輸出端，對(duì)應(yīng)輸入信號(hào)的任一狀態(tài)，一般僅有一個(gè)輸出狀態(tài)有效，而其他輸出狀態(tài)均無效。數(shù)碼顯示譯碼器的原理圖如下圖（a）所示。輸入的是8421 BCD碼，輸出的是相應(yīng)a、b、c、d、e、f、g端

30、的高、低電平。若數(shù)碼顯示譯碼器驅(qū)動(dòng)的是共陰數(shù)碼管，如下圖（b）所示，數(shù)碼顯示譯碼器的真值表如上表所示。由真值表可知，當(dāng)輸入DCBA=0000時(shí)，輸出abcdefg=1111110，7段數(shù)碼顯示器顯示0；當(dāng)輸入DCBA=0001時(shí)，輸出abcdefg=0110000， 7段數(shù)碼顯示器顯示1；當(dāng)輸入DCBA=1001時(shí)，輸出abcdefg=1111011，7段數(shù)碼顯示器顯示9，可見，該電路完成了將輸入的8421 BCD碼，譯碼顯示為對(duì)應(yīng)的十進(jìn)制數(shù)。 （a）數(shù)碼顯示譯碼器的原理圖 （b）譯碼、顯示原理電路下面以集成顯示譯碼器CT74LS247為例，對(duì)它的功能作一些簡單的分析。CT74LS247的引腳

31、排列圖如下圖所示。圖中A3A0是8421BCD碼輸入端；為輸出端，低電平有效。另外，還有三個(gè)控制端。CT74LS247引腳排列圖 CT74LS247的功能表如下表所示。CT74LS247功能表A3A2A1A0說明0×1××××0000000試燈××0××××1111111熄滅10000001111111滅011100000000001顯示01×100011001111顯示11×100100010010顯示21×100110000110顯示31×1

32、01001001100顯示41×101010100100顯示51×101100100000顯示61×101110001111顯示71×110000000000顯示81×110010000100顯示9由上表可知： A3A0：8421碼輸入端。 ：譯碼字段輸出端，低電平有效。 ：試燈輸入，低電平有效，當(dāng)=0且=1時(shí)，譯碼各字段均輸出低電平，點(diǎn)亮個(gè)字段，以檢查七段字形數(shù)碼管是否完好無損。不用時(shí)，應(yīng)置1。 ：既是輸入端，又是輸出端。作為輸入端時(shí)，用作熄滅輸入端，在該輸入端加低電平，則不論其他端（如、A3A0）為何種狀態(tài)，均為高電平，各段均不顯示而熄滅。

33、作為輸出端時(shí)，用作串行滅零輸出。當(dāng)=0且A3A0均為0時(shí)，本來要顯示011.67，可以只顯示11.67，而把前面一個(gè)零去掉。為此，令第1位=0，而把它的滅零輸出端接到下一位的端，當(dāng)該位為0時(shí)，使它的零也不顯示。如該位不為零，則仍能照常顯示。：滅零輸入。當(dāng)=0時(shí)，若A3A0為0000，則此時(shí)均為高電平，不顯示數(shù)字0；但如果A3A0不為0000，而為其他數(shù)字時(shí)，仍能照常顯示。（根據(jù)邏輯電路圖引導(dǎo)學(xué)生共同分析電路）（引導(dǎo)學(xué)生分析真值表）（講解）（結(jié)合圖示講解）（講解）（結(jié)合邏輯圖進(jìn)行分析）（講解）（引導(dǎo)學(xué)生分析真值表）（展示實(shí)物）（引導(dǎo)學(xué)生分析發(fā)光組合情況表）（講解）（據(jù)圖講解）（講解）（講解）小結(jié)

34、1譯碼是將二進(jìn)制代碼翻譯成給它代表的數(shù)字。2顯示是將譯碼器輸出的數(shù)字信號(hào)在數(shù)碼管上直觀地反映出數(shù)字的過程。布置作業(yè)課題第十四章組合和時(shí)序邏輯電路第五節(jié)觸發(fā)器第六節(jié)寄存器第七節(jié)計(jì)數(shù)器課型新課授課班級(jí)授課時(shí)數(shù)6教學(xué)目標(biāo)1理解幾種常用觸發(fā)器的工作原理。2掌握幾種常用觸發(fā)器的邏輯功能。3了解寄存器的功能、基本構(gòu)成和常見類型。4了解二進(jìn)制數(shù)和二進(jìn)制計(jì)數(shù)器、集成十進(jìn)制計(jì)數(shù)器、集成任意進(jìn)制計(jì)數(shù)器的功能。教學(xué)重點(diǎn)1觸發(fā)器的邏輯功能。2寄存器的功能。3集成任意進(jìn)制計(jì)數(shù)器的電路組成。教學(xué)難點(diǎn)觸發(fā)器的工作原理。學(xué)情分析教學(xué)效果教后記新課A、復(fù)習(xí)組合邏輯門電路有幾種，功能是什么。B、新授課第五節(jié)觸發(fā)器時(shí)序電路是指在任

35、何時(shí)刻的輸出不僅僅與當(dāng)時(shí)的輸入信號(hào)有關(guān)，還與電路原來的狀態(tài)有關(guān)的電路；即具有記憶、存儲(chǔ)功能的電路。有兩個(gè)穩(wěn)定狀態(tài)0狀態(tài)和1狀態(tài)。兩種狀態(tài)在適當(dāng)信號(hào)作用下可以發(fā)生轉(zhuǎn)換。即能接收和輸出送來的信號(hào)。在輸入信號(hào)消失后，能使新的狀態(tài)保持下來。一、基本RS觸發(fā)器1電路組成兩個(gè)“與非”門的輸出、輸入端交叉相連，、是兩個(gè)輸入端，Q、是兩個(gè)輸出端。輸出端的狀態(tài)始終是互補(bǔ)的，Q端的狀態(tài)為觸發(fā)器狀態(tài)。2邏輯功能（1）= 0，= 1，觸發(fā)器為0態(tài)。= 0，G1的輸出= 1，G2的兩個(gè)輸入端、全為1，則輸出Q = 0。（2）= 1，= 0，觸發(fā)器為1態(tài)。= 0，G2的輸出Q = 1，G1的兩個(gè)輸入端均為1，所以= 0。

36、（3）=1，=1，觸發(fā)器保持原來狀態(tài)不變。觸發(fā)器原為0態(tài)，G1的一個(gè)輸入端Q = 0，輸出= 1，G2的兩個(gè)輸入端、均為1，輸出Q = 0，保持原來狀態(tài)不變。觸發(fā)器原為1態(tài)，也保持原狀態(tài)不變。這就是觸發(fā)器的記憶功能。（4）= 0，= 0，觸發(fā)器狀態(tài)不定。這時(shí)，Q = 1，= 1，破壞了前述有關(guān)Q和互補(bǔ)的約定。當(dāng)、的低電平觸發(fā)信號(hào)消失后，觸發(fā)器的狀態(tài)可能是Q = 0，=1；也可能是Q = 1，= 1，不能確定。Q01010111不變00不定二、同步RS觸發(fā)器在RS觸發(fā)器上增加一個(gè)控制端CP。只有在控制端出現(xiàn)時(shí)鐘脈沖時(shí)，觸發(fā)器才動(dòng)作。觸發(fā)器的狀態(tài)，仍由R、S端的信號(hào)決定。這種觸發(fā)器叫做同步RS觸發(fā)

37、器，又稱時(shí)鐘控制RS觸發(fā)器。1、CP = 0G3、G4均被封鎖，輸出Q3、Q4均為1。2、CP = 1G3、G4打開，Q3、Q4的狀態(tài)為由R、S決定，表中表示時(shí)鐘脈沖CP到來前的狀態(tài)， 即原態(tài)，表示CP脈沖到來后的狀態(tài)，即現(xiàn)態(tài)。00不變10101011不定三、邊沿觸發(fā)的JK觸發(fā)器將R = S = 1時(shí)得到反轉(zhuǎn)輸出的這種觸發(fā)器稱為JK觸發(fā)器。1、J = 0，K = 0，=門G7、G8均被封鎖。=輸出狀態(tài)保持不變。2、J = 0 ，K = 1， = 0當(dāng)CP脈沖到來后，觸發(fā)器置0，即 = 0。3、J = 1，K = 0， = 1當(dāng)CP脈沖到來后，觸發(fā)器置1。4、J = 1，K = 1，=J、K端都

38、懸空，不加輸入信號(hào)，當(dāng)CP脈沖下降沿到來后，觸發(fā)器的狀態(tài)就發(fā)生翻轉(zhuǎn)， 實(shí)現(xiàn)計(jì)數(shù)功能。JK0011010101四、D觸發(fā)器1D = 0，置0D = 0時(shí)和JK觸發(fā)器J = 0，K = 1的情況相同，當(dāng)CP脈沖到來后，觸發(fā)器置0。2D = 1，置1D = 1時(shí)和JK觸發(fā)器J = 1，K = 0的情況相同，當(dāng)CP脈沖到來后，觸發(fā)器置1。1100第六節(jié)寄存器時(shí)序邏輯電路簡稱時(shí)序電路，是指任意時(shí)刻的輸出狀態(tài)不僅取決于該時(shí)刻的輸入狀態(tài)，還與前一時(shí)刻的電路狀態(tài)有關(guān)的電路。常見的時(shí)序邏輯電路有寄存器和計(jì)數(shù)器。本節(jié)先介紹寄存器，下節(jié)再介紹計(jì)數(shù)器。在數(shù)字裝置中，常常需要將一些指令、數(shù)碼存儲(chǔ)起來，這種存儲(chǔ)代碼信號(hào)的

39、部件就是寄存器。寄存器是計(jì)算機(jī)和其他數(shù)字系統(tǒng)中不可缺少的基本邏輯部件。一、寄存器的概念寄存：將二進(jìn)制數(shù)碼指令或數(shù)據(jù)暫時(shí)存儲(chǔ)起來的操作。寄存器：具有寄存功能的電路稱為寄存器。寄存器的功能是存放二進(jìn)制數(shù)碼。寄存器具有記憶功能。一個(gè)觸發(fā)器有兩個(gè)穩(wěn)定的狀態(tài)（0和1），可以存儲(chǔ)1位二進(jìn)制代碼，N個(gè)觸發(fā)器結(jié)合，就可構(gòu)成N位二進(jìn)制代碼的寄存器。寄存器存放數(shù)碼的方式有并行和串行兩種。并行輸入方式就是數(shù)碼各位從各對(duì)應(yīng)的輸入端同時(shí)輸入到寄存器中；串行輸入方式就是數(shù)碼各位從一個(gè)輸入端逐位輸入到寄存器中。從寄存器中取出數(shù)碼的方式也有并行和串行兩種。并行輸出方式就是數(shù)碼各位從各對(duì)應(yīng)的輸出端同時(shí)輸出；串行輸出方式就是數(shù)碼各位從一個(gè)輸出端逐位輸出。二、數(shù)碼寄存器1數(shù)碼寄存器：僅具有接收、存儲(chǔ)和消除原來所存數(shù)碼功能的寄存器。圖14-32為4個(gè)D觸發(fā)器組成的4位數(shù)碼寄存器。圖14-32D 觸發(fā)器組成數(shù)碼寄存器D0D3為并行數(shù)碼輸入端，Q0Q3為并行數(shù)碼輸出端，CP是時(shí)鐘信號(hào)控制端。(1) 清零。當(dāng)Cr = 1時(shí)，4個(gè)D觸發(fā)器都全部復(fù)位：，觸發(fā)器清零。(2) 存入數(shù)碼。當(dāng)Cr=0時(shí)，CP上升沿到來，加在并行數(shù)碼輸入端的數(shù)碼，被分別存