實(shí)驗(yàn)1TTL集成邏輯門(mén)的邏輯功能與參數(shù)測(cè)試

1、一、實(shí)驗(yàn)?zāi)康?、掌握TTL集成與非門(mén)的邏輯功能和主要參數(shù)的測(cè)試方法2、掌握TTL器件的使用規(guī)則 3、進(jìn)一步熟悉數(shù)字電路實(shí)驗(yàn)裝置的結(jié)構(gòu)，基本功能和使用方法二、實(shí)驗(yàn)原理本實(shí)驗(yàn)采用雙四輸入與非門(mén)74LS20，即在一塊集成塊內(nèi)含有兩個(gè)互相獨(dú)立的與非門(mén)，每個(gè)與非門(mén)有四個(gè)輸入端。其邏輯框圖、符號(hào)及引腳排列如圖1(a)、(b)、(c)所示。(b) （a） (c) 圖1 74LS20邏輯框圖、邏輯符號(hào)及引腳排列 1、與非門(mén)的邏輯功能與非門(mén)的邏輯功能是：當(dāng)輸入端中有一個(gè)或一個(gè)以上是低電平時(shí)，輸出端為高電平；只有當(dāng)輸入端全部為高電平時(shí)，輸出端才是低電平（即有“0”得“1”，全“1”得“0”。）其邏輯表達(dá)式為 Y

2、2、TTL與非門(mén)的主要參數(shù) (1) 輸出低電平VOL：輸出低電平是指與非門(mén)的所有輸入端都接高電平時(shí)的輸出電平值。測(cè)試電路如圖2（a）所示。（2）輸出高電平VOH：輸出高電平是指與非門(mén)有一個(gè)以上輸入端接低電平時(shí)的輸出電平值。測(cè)試電路如圖2（b）所示。+5VVOL+5VVOH（a）（b）圖2 VOH、VOL測(cè)試電路圖 (3)低電平輸出電源電流ICCL和高電平輸出電源電流ICCH 與非門(mén)處于不同的工作狀態(tài)，電源提供的電流是不同的。ICCL是指所有輸入端懸空，輸出端空載時(shí)，電源提供器件的電流。ICCH是指輸出端空截，每個(gè)門(mén)各有一個(gè)以上的輸入端接地，其余輸入端懸空，電源提供給器件的電流。通常ICCLIC

3、CH，它們的大小標(biāo)志著器件靜態(tài)功耗的大小。 器件的最大功耗為PCCLVCCICCL。手冊(cè)中提供的電源電流和功耗值是指整個(gè)器件總的電源電流和總的功耗。ICCL和ICCH測(cè)試電路如圖3(a)、(b)所示。注意：TTL電路對(duì)電源電壓要求較嚴(yán)，電源電壓VCC只允許在5V±10的范圍內(nèi)工作，超過(guò)5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。 (a) (b) (c) (d)圖3 TTL與非門(mén)靜態(tài)參數(shù)測(cè)試電路圖 (4)低電平輸入電流IiL和高電平輸入電流IiH。IiL是指被測(cè)輸入端接地，其余輸入端懸空，輸出端空載時(shí)，由被測(cè)輸入端流出的電流值。在多級(jí)門(mén)電路中，IiL相當(dāng)于前級(jí)門(mén)輸出低電平時(shí)

4、，后級(jí)向前級(jí)門(mén)灌入的電流，因此它關(guān)系到前級(jí)門(mén)的灌電流負(fù)載能力，即直接影響前級(jí)門(mén)電路帶負(fù)載的個(gè)數(shù)，因此希望IiL小些。IiH是指被測(cè)輸入端接高電平，其余輸入端接地，輸出端空載時(shí)，流入被測(cè)輸入端的電流值。在多級(jí)門(mén)電路中，它相當(dāng)于前級(jí)門(mén)輸出高電平時(shí)，前級(jí)門(mén)的拉電流負(fù)載，其大小關(guān)系到前級(jí)門(mén)的拉電流負(fù)載能力，希望IiH小些。由于IiH較小，難以測(cè)量，一般免于測(cè)試。 IiL與IiH的測(cè)試電路如圖3(c)、(d)所示。 (5)扇出系數(shù)NO扇出系數(shù)NO是指門(mén)電路能驅(qū)動(dòng)同類(lèi)門(mén)的個(gè)數(shù)，它是衡量門(mén)電路負(fù)載能力的一個(gè)參數(shù)，TTL與非門(mén)有兩種不同性質(zhì)的負(fù)載，即灌電流負(fù)載和拉電流負(fù)載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)

5、NOL和高電平扇出系數(shù)NOH。通常IiHIiL，則NOHNOL，故常以NOL作為門(mén)的扇出系數(shù)。NOL的測(cè)試電路如圖4所示，門(mén)的輸入端全部懸空，輸出端接灌電流負(fù)載RL，調(diào)節(jié)RL使IOL增大，VOL隨之增高，當(dāng)VOL達(dá)到VOLm（手冊(cè)中規(guī)定低電平規(guī)范值0.4V）時(shí)的IOL就是允許灌入的最大負(fù)載電流，則 通常NOL8 (6)電壓傳輸特性門(mén)的輸出電壓vO隨輸入電壓vi而變化的曲線vof(vi) 稱(chēng)為門(mén)的電壓傳輸特性，通過(guò)它可讀得門(mén)電路的一些重要參數(shù)，如輸出高電平 VOH、輸出低電平VOL、關(guān)門(mén)電平VOff、開(kāi)門(mén)電平VON、閾值電平VT 及抗干擾容限VNL、VNH等值。測(cè)試電路如圖5所示，采用逐點(diǎn)測(cè)試法

6、，即調(diào)節(jié)RW，逐點(diǎn)測(cè)得Vi及VO，然后繪成曲線。 圖4 扇出系數(shù)測(cè)試電路 圖5 傳輸特性測(cè)試電路 (7)平均傳輸延遲時(shí)間tpdtpd是衡量門(mén)電路開(kāi)關(guān)速度的參數(shù)，它是指輸出波形邊沿的0.5Vm至輸入波形對(duì)應(yīng)邊沿0.5Vm點(diǎn)的時(shí)間間隔，如圖6所示。 (a) 傳輸延遲特性 (b) tpd的測(cè)試電路 圖6圖6(a)中的tpdL為導(dǎo)通延遲時(shí)間，tpdH為截止延遲時(shí)間，平均傳輸延遲時(shí)間為 tpd的測(cè)試電路如圖6(b)所示，由于TTL門(mén)電路的延遲時(shí)間較小，直接測(cè)量時(shí)對(duì)信號(hào)發(fā)生器和示波器的性能要求較高，故實(shí)驗(yàn)采用測(cè)量由奇數(shù)個(gè)與非門(mén)組成的環(huán)形振蕩器的振蕩周期T來(lái)求得。 其工作原理是：假設(shè)電路在接通電源后某一瞬間

7、，電路中的A點(diǎn)為邏輯“1”，經(jīng)過(guò)三級(jí)門(mén)的延遲后，使A點(diǎn)由原來(lái)的邏輯“1”變?yōu)檫壿嫛?”；再經(jīng)過(guò)三級(jí)門(mén)的延遲后，A點(diǎn)電平又重新回到邏輯“1”。電路中其它各點(diǎn)電平也跟隨變化。說(shuō)明使A點(diǎn)發(fā)生一個(gè)周期的振蕩，必須經(jīng)過(guò)6 級(jí)門(mén)的延遲時(shí)間。因此平均傳輸延遲時(shí)間為 TTL電路的tpd一般在10nS40nS之間。74LS20主要電參數(shù)規(guī)范如表1所示表1 參數(shù)名稱(chēng)和符號(hào)規(guī)范值單位測(cè) 試 條 件直流參數(shù)導(dǎo)通電源電流ICCL14mAVCC5V，輸入端懸空，輸出端空載截止電源電流ICCH7mAVCC5V，輸入端接地，輸出端空載低電平輸入電流IiL1.4mAVCC5V，被測(cè)輸入端接地，其他輸入端懸空，輸出端空載高電平輸

8、入電流IiH50AVCC5V，被測(cè)輸入端Vin2.4V，其他輸入端接地，輸出端空載。1mAVCC5V，被測(cè)輸入端Vin5V，其他輸入端接地，輸出端空載。輸出高電平VOH2.4VVCC5V，被測(cè)輸入端Vin0.8V，其他輸入端懸空，IOH400A。輸出低電平VOL0.4VVCC5V，輸入端Vin2.0V，IOL12.8mA。扇出系數(shù)NO8交流參數(shù)平均傳輸延遲時(shí)間tpd20nsVCC5V，被測(cè)輸入端輸入信號(hào)：Vin3.0V，f2MHz。三、實(shí)驗(yàn)設(shè)備與器件 1、+5V直流電源 2、邏輯電平開(kāi)關(guān) 3、邏輯電平顯示器 4、直流數(shù)字電壓表 5、直流毫安表 6、直流微安表7、74LS20×2、1K

9、、10K電位器，200電阻器(0.5W)四、實(shí)驗(yàn)內(nèi)容在合適的位置選取一個(gè)14P插座，按定位標(biāo)記插好74LS20集成塊。1、74LS20主要參數(shù)的測(cè)試 (1)分別按圖2、3、4、6(b)接線并進(jìn)行測(cè)試，將測(cè)試結(jié)果記入表2中。表2VOH(V)VOL(V)ICCL(mA)ICCH(mA)IiL(mA)IOL(mA)tpd = T/6(ns)4.390.1651.360.900.2216.173.18 33(2)接圖5接線，調(diào)節(jié)電位器RW，使vi從OV向高電平變化，逐點(diǎn)測(cè)量vi和vO的對(duì)應(yīng)值，記入表3中。 表3Vi(V)0 0.20.40.60.81.01.52.02.53.03.54.0VO(V)4

10、.304.394.404.394.282.741.840.160.160.160.160.162 驗(yàn)證TTL集成與非門(mén)74LS20的邏輯功能（1） 通過(guò)測(cè)試與非門(mén)輸出電壓進(jìn)行驗(yàn)證。按圖7接線，與非門(mén)的四個(gè)輸入端接邏輯開(kāi)關(guān)輸出插口，以提供“0”與“1”電平信號(hào)，開(kāi)關(guān)向上，輸出邏輯“1”，向下為邏輯“0”。用萬(wàn)用表測(cè)量與非門(mén)的輸出端電壓。按表4的五種情況逐個(gè)驗(yàn)證集成塊中兩個(gè)與非門(mén)的邏輯功能。將所測(cè)電壓填入表4右端。74LS20有4個(gè)輸入端，有16個(gè)最小項(xiàng)，在實(shí)際測(cè)試時(shí)，只要通過(guò)對(duì)輸入1111、0111、1011、1101、1110五項(xiàng)進(jìn)行檢測(cè)就可判斷其邏輯功能是否正常。 表4輸入輸 出AnBnCn

11、DnY1（V）Y2（V）11110.030.0301114.44.410114.44.411014.44.411104.44.4接邏輯開(kāi)關(guān)+5V圖7 測(cè)電壓驗(yàn)證與非門(mén)邏輯功能邏輯圖(2) 通過(guò)觀察與非門(mén)輸入輸出電壓波形進(jìn)行驗(yàn)證。+5V&ViVo&+5VViVo(a) （b) 圖8 測(cè)波形驗(yàn)證與非門(mén)邏輯功能圖 分別按圖8(a)、(b)接線，將其中一個(gè)輸入端接信號(hào)發(fā)生器TTL方波（頻率為1kHz），用示波器觀察兩種電路的輸入輸出波形，記錄于圖9(a)、(b)。VottViVottVi (a) (b) 圖9 波形圖五、集成電路芯片簡(jiǎn)介數(shù)字電路實(shí)驗(yàn)中所用到的集成芯片都是雙列直插式的，其

12、引腳排列規(guī)則如圖1所示。識(shí)別方法是：正對(duì)集成電路型號(hào)（如74LS20）或看標(biāo)記（左邊的缺口或小圓點(diǎn)標(biāo)記），從左下角開(kāi)始按逆時(shí)針?lè)较蛞?，2，3，依次排列到最后一腳（在左上角）。在標(biāo)準(zhǔn)形TTL集成電路中，電源端VCC一般排在左上端，接地端GND一般排在右下端。如74LS20為14腳芯片，14腳為VCC，7腳為GND。若集成芯片引腳上的功能標(biāo)號(hào)為NC，則表示該引腳為空腳，與內(nèi)部電路不連接。六、TTL集成電路使用規(guī)則1、接插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插反。2、電源電壓使用范圍為4.5V5.5V之間，實(shí)驗(yàn)中要求使用Vcc5V。電源極性絕對(duì)不允許接錯(cuò)。3、閑置輸入端處理方法 (1) 懸空，相當(dāng)于正邏

13、輯“1”，對(duì)于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實(shí)驗(yàn)時(shí)允許懸空處理。但易受外界干擾，導(dǎo)致電路的邏輯功能不正常。因此，對(duì)于接有長(zhǎng)線的輸入端，中規(guī)模以上的集成電路和使用集成電路較多的復(fù)雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。 (2) 直接接電源電壓VCC（也可以串入一只110K的固定電阻）或接至某一固定電壓(2.4V4.5V)的電源上， 或與輸入端為接地的多余與非門(mén)的輸出端相接。 (3) 若前級(jí)驅(qū)動(dòng)能力允許，可以與使用的輸入端并聯(lián)。4、輸入端通過(guò)電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。當(dāng)R680時(shí)，輸入端相當(dāng)于邏輯“0”；當(dāng)R4.7 K時(shí)，輸入端相當(dāng)于邏輯“1”。對(duì)于不同系

14、列的器件，要求的阻值不同。5、輸出端不允許并聯(lián)使用（集電極開(kāi)路門(mén)(OC)和三態(tài)輸出門(mén)電路(3S)除外）。否則不僅會(huì)使電路邏輯功能混亂，并會(huì)導(dǎo)致器件損壞。 6、輸出端不允許直接接地或直接接5V電源，否則將損壞器件，有時(shí)為了使后級(jí)電路獲得較高的輸出電平，允許輸出端通過(guò)電阻R接至Vcc，一般取R35.1 K。七、實(shí)驗(yàn)報(bào)告總結(jié)1.實(shí)驗(yàn)所測(cè)數(shù)據(jù)要填入相應(yīng)表格,所畫(huà)波形要標(biāo)出幅值和周期，并標(biāo)出單位。（單位和畫(huà)圖在上面所示） 原波形 圖（a）接線波形 圖（B）接線波形單位圖像2、畫(huà)出實(shí)測(cè)的電壓傳輸特性曲線，并從中讀出各有關(guān)參數(shù)值。由圖像可以的出：開(kāi)門(mén)電平Von為2V左右，關(guān)門(mén)電平Voff為1.4V左右，輸出高電平Voh為4.4V左右，輸出低電平Vol為0.16V左右。3、記錄、整理實(shí)驗(yàn)結(jié)果，并對(duì)結(jié)果進(jìn)行分析。 結(jié)果在誤差范圍之內(nèi)，結(jié)果符合與非門(mén)的邏輯功能，實(shí)驗(yàn)結(jié)果成立。各項(xiàng)數(shù)據(jù)結(jié)果如上所示4、實(shí)驗(yàn)總結(jié)及體會(huì)。 實(shí)驗(yàn)總結(jié)：1、 通過(guò)實(shí)驗(yàn)，可以得出TTL集成邏輯門(mén)（與非門(mén)）的邏輯功能，實(shí)驗(yàn)測(cè)得結(jié)果如表達(dá)式所示： Y=（a+b+c+d）2、 從實(shí)驗(yàn)圖像放大仔細(xì)觀察可得，圖像輸出波形與原來(lái)波形有極微小延時(shí)，符合實(shí)際情況3、 通過(guò)主要參數(shù)的測(cè)量，可以得出扇出系數(shù)為73.18，說(shuō)明該集成塊的負(fù)載能力大，tpd說(shuō)明平均延時(shí)時(shí)