數(shù)字集成電路設(shè)計(jì)——全加器

1、精選優(yōu)質(zhì)文檔-傾情為你奉上CMOS數(shù)字集成電路設(shè)計(jì)課程設(shè)計(jì)報(bào)告學(xué) 院： 專 業(yè)： 班 級(jí)：姓 名： 指導(dǎo)老師： 學(xué) 號(hào)：日 期：2013-6-30專心-專注-專業(yè)一、設(shè)計(jì)要求本次設(shè)計(jì)要求實(shí)現(xiàn)一個(gè)16位的加法器，通過從前端到后端的設(shè)計(jì)過程，了解數(shù)字集成電路設(shè)計(jì)流程，熟悉Linux系統(tǒng)及其相關(guān)軟件icfb的使用，加深對(duì)數(shù)字集成電路前端設(shè)計(jì)的認(rèn)識(shí)。二、設(shè)計(jì)思路基本單元選用復(fù)雜cmos電路實(shí)現(xiàn)的一位全加器，將16個(gè)1位全加器級(jí)聯(lián)成一個(gè)16位全加器。這種電路的好處是將每前一級(jí)的Cin與后一級(jí)的Cout直接級(jí)聯(lián)，連接比較方便，電路比較好設(shè)計(jì)。版圖設(shè)計(jì)也相對(duì)較簡單，畫出一位全加器的版圖，多位全加器的版圖就迎

2、刃而解。由于采用直接級(jí)聯(lián)，前一級(jí)的輸出延時(shí)要累加到后一級(jí)的輸入進(jìn)位中，最后會(huì)導(dǎo)致級(jí)聯(lián)越多，延時(shí)越多。由于是初次接觸icfb，對(duì)版圖還不是太了解，本次試驗(yàn)采用最簡單的直接級(jí)聯(lián)形式。三、電路設(shè)計(jì)與驗(yàn)證（一）一位全加器的電路設(shè)計(jì)與驗(yàn)證1、原理圖設(shè)計(jì)圖3-1 一位全加器原理圖如圖3-1所示，為1位全加器的原理圖。其中A、B為兩個(gè)輸入信號(hào)也即兩個(gè)一位加數(shù)，Cin為前一位的進(jìn)位輸入信號(hào)，COUT為當(dāng)前的進(jìn)位輸出信號(hào)，S為和輸出信號(hào)。2、生成符號(hào)圖圖3-2 一位全加器的符號(hào)圖如圖3-2所示，為檢查并保存1位全加器原理圖后生成的符號(hào)圖，左側(cè)為輸入信號(hào)A、B、Cin，右側(cè)為輸出信號(hào)COUT、S3、測試電路圖3-

3、3 一位全加器的測試電路如圖3-3，為一位全加器的測試電路。4、波形仿真圖3-4 一位全加器仿真波形如圖3-4所示,為一位全加器的仿真波形圖。從圖可以看出，仿真波形結(jié)果與真值表相符合。（二）16位全加器的電路設(shè)計(jì)與驗(yàn)證1、原理圖設(shè)計(jì)圖3-5 16位全加器原理圖如圖3-5所示，為16位加法器的原理圖設(shè)計(jì)。16位加法器采用16個(gè)1位加法器串聯(lián)，前一級(jí)的輸出直接連到下一級(jí)的輸入。其中A15:0、B15:0分別為16位輸入信號(hào)，Cin為進(jìn)位輸入信號(hào)，S15:0為輸出信號(hào)，COUT為進(jìn)位輸出信號(hào)。2、生成符號(hào)圖圖3-6 16位全加器的符號(hào)圖如圖3-6所示，為檢查并保存16位全加器原理圖后生成的符號(hào)圖，左

4、側(cè)為兩個(gè)16位的輸入信號(hào)A15:0、B15:0和進(jìn)位輸入信號(hào)Cin，右側(cè)為A15:0、B15:0的和輸出信號(hào)S15:0和進(jìn)位輸出信號(hào)COUT。3、測試電路圖3-7 16位全加器的測試電路如圖3-7所示，為16位全加器測試電路。4、波形仿真圖3-8 關(guān)鍵路徑上最大延遲如圖3-8所示，為16位全加器的仿真波形，電路關(guān)鍵路徑為從Cin到COUT的路徑，延時(shí)為13.98-10.06=3.92ns。四、版圖設(shè)計(jì)與驗(yàn)證（一）一位全加器版圖設(shè)計(jì)與驗(yàn)證1、一位全加器版圖設(shè)計(jì)圖4-1 一位全加器版圖2、一位全加器DRC規(guī)則驗(yàn)證DRC驗(yàn)證是為了檢驗(yàn)設(shè)計(jì)的版圖是否滿足設(shè)計(jì)規(guī)則檢查。如圖Fig.4-2所示，為1位全加

5、器版圖的DRC驗(yàn)證結(jié)果。從圖中可以看出，最后DRC的結(jié)果有5個(gè)錯(cuò)誤，都是金屬密度的錯(cuò)誤。這些錯(cuò)誤在集成電路前端設(shè)計(jì)階段可以忽略。3、一位全加器LVS驗(yàn)證圖4-3 一位全加器LVS驗(yàn)證結(jié)果LVS檢查是為了驗(yàn)證所畫的版圖和原理圖是否匹配。如圖4-3所示，為一位全加器的LVS驗(yàn)證結(jié)果，從圖中可以看出，1位全加器的版圖和原理圖匹配，滿足LVS驗(yàn)證。4、錯(cuò)誤及解決方法1) LVS沒通過但顯示0個(gè)錯(cuò)誤提示由于vdd和gnd標(biāo)簽沒有打，或是標(biāo)簽沒有用相應(yīng)的金屬層標(biāo)簽來標(biāo)注。解決辦法：加上vdd!和gnd！用相應(yīng)的金屬標(biāo)示層標(biāo)記vdd!與gnd!后即通過lvs，并注意版圖里只能有一個(gè)vdd!和gnd！2) L

6、vs時(shí)cmos管模型不匹配出現(xiàn)管子模式不匹配的問題，是由于從原理圖中提取的netlist網(wǎng)表中的mos管類型為PM或是NM，而版圖中為pmos_3p3和nmos_3p3。將網(wǎng)表中的PM和NM分別改為pmos_3p3和nmos_3p3即可。（二）16位全加器版圖設(shè)計(jì)與驗(yàn)證1、16位全加器版圖設(shè)計(jì)圖4-4 16位全加器版圖2、一位全加器DRC規(guī)則驗(yàn)證如圖4-5所示，為16位全加器的DRC驗(yàn)證結(jié)果，從圖中可以看出16位全加器的設(shè)計(jì)滿足DRC規(guī)則驗(yàn)證。3、16位全加器LVS驗(yàn)證圖4-6 16位全加器LVS驗(yàn)證結(jié)果如圖4-6所示，為16位全加器的LVS驗(yàn)證結(jié)果，從圖中可以看出，16位全加器的設(shè)計(jì)原理圖和版圖對(duì)應(yīng)，滿足LVS驗(yàn)證。4、 錯(cuò)誤及解決方法1） Lvs時(shí)cmos管模型不匹配出現(xiàn)管子模式不匹配