FPGA實(shí)驗(yàn)報告實(shí)驗(yàn)

1、西南科技大學(xué)實(shí)驗(yàn)報告課程名稱：基于FPGA勺現(xiàn)代數(shù)字系統(tǒng)設(shè)計實(shí)驗(yàn)名稱：基于HDL十進(jìn)制計數(shù)、顯示系統(tǒng)設(shè)計姓 名：學(xué)號：班 級：通信1301指導(dǎo)教師：劉桂華西南科技大學(xué)信息工程學(xué)院制基于HDL十進(jìn)制計數(shù)、顯示系統(tǒng)設(shè)計實(shí)驗(yàn)?zāi)康? 掌握基于語言的ISE 設(shè)計全流程；2 熟悉應(yīng)用VerilogHDL 描述數(shù)字電路；3 掌握基于Verilog 的組合和時序邏輯電路的設(shè)計方法；4 掌握 chipscope 片內(nèi)邏輯分析儀的使用與調(diào)試方法。實(shí)驗(yàn)原理1 實(shí)驗(yàn)內(nèi)容 ：設(shè)計具有異步復(fù)位同步使能的十進(jìn)制計數(shù)器，其計數(shù)結(jié)果可以通過七段數(shù)碼管發(fā)光二極管等進(jìn)行顯示。2 模塊端口信號說明：輸入信號：Clk_50m -系統(tǒng)采

2、樣時鐘clk 待計數(shù)的時鐘clr 異步清零信號，當(dāng)clr=0 ，輸出復(fù)位為0 ，當(dāng)clr=1 ，正常計數(shù)ena 使能控制信號，當(dāng)ena=1 ，電路正常累加計數(shù)，否則電路不工作輸出信號：q6 ： 0 驅(qū)動數(shù)碼管，顯示計數(shù)值的個位cout 1bit 數(shù)據(jù)，顯示計數(shù)值向十位的進(jìn)位COM 共陽級數(shù)碼管, 公共端 （接地， 參考開發(fā)板原理圖3 、以自頂向下的設(shè)計思路進(jìn)行模塊劃分：整個系統(tǒng)主要設(shè)計的模塊是：十進(jìn)制計數(shù)模塊和數(shù)碼管驅(qū)動模塊， 由 于實(shí)驗(yàn)板的按 鍵為實(shí)現(xiàn)硬件防抖，則需要將按鍵輸入的時鐘 clk ,先通 過消抖模塊消抖后，再輸出至后續(xù)使用。1) 十進(jìn)制計數(shù)器模塊設(shè)計輸入：CLK 待計數(shù)的時鐘CL

3、R 異步清零信號，當(dāng)CLR =0,輸出復(fù)位為0,當(dāng)CLR =1,正常計數(shù)。EN 使能控制信號，當(dāng)EN=1,電路正常累加計數(shù)，否則電路不工作輸出：SUM3:0 計數(shù)值的個位。即，在 CLK上升沿檢測到SUM=9寸，SUM將被置0 ,開始新一輪的計數(shù)。tc 計數(shù)值的十位進(jìn)位，即：只有在時鐘CLK上升沿檢測至U SUM=9時，TC將被置1 ,其余情況下TC=0；在設(shè)計中可以使用always, if-else-if語句實(shí)現(xiàn)，設(shè)計中注意不要在兩個以上的always模塊中對同一個變量進(jìn)行賦值，否則會產(chǎn)生多重賦值源(multi-source )的問題。2) 數(shù)碼管顯示驅(qū)動模塊() 輸入：input43:0

4、待顯示的數(shù)值 輸出：out76:0 驅(qū)動數(shù)碼管的七位數(shù)值(注意下表中out的對應(yīng)位)輸出out輸入sum數(shù)碼3210Aout0Bout1Cout2Dout3000000000100011001200100010300110000401001001501010100601100100701110001810000000910010000A10100001b10111100C11000110d11011000E11100110F111101113）消抖模塊（1）按鍵抖動的產(chǎn)生原因：通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開、閉合時，由于機(jī)械觸點(diǎn)的彈性作用，- 個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地

5、接通，在斷開時也不會一下子斷開因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)象而作的措施就是按鍵消抖。( 2)本次實(shí)驗(yàn)提供的消抖模塊簡介電平檢查模塊：檢測輸入的按鍵是否被按下或者釋放，并分別將H2L_Sig,L2H_Sig 拉高， 并隨后拉低，給出按鍵的操作信息。延時模塊：對輸入的信號變化時刻進(jìn)行計時并觀察信號的變換情況，對輸出端口進(jìn)行恰 當(dāng)?shù)刭x值實(shí)驗(yàn)資料中將給出消抖模塊設(shè)計源代碼。對模塊的具體設(shè)計細(xì)節(jié)不需理解，消抖模塊不要求仿真三、 實(shí)驗(yàn)步驟1、 創(chuàng)建工程。為工程，為工程命名、指定存儲路徑個文件夾。2、 計數(shù)器及數(shù)碼管驅(qū)動模塊設(shè)計創(chuàng)建VHD莫塊文件，對各個模塊進(jìn)行設(shè)計1) 1)

6、 計 數(shù)器模塊代碼編寫module cnt10(clk,clr,en,sum,tc);input clk,clr,en;output reg 3:0 sum;output tc;assign tc=(sum=4'b1111);always (posedge clk ,negedge clr)beginif(clr) sum<=4'b0000;else if(en) begin sum=sum+1'b1;if(sum=4b'1010)sum<=4b'0000; endelse sum<=sum;endendmodule2) 數(shù) 碼管驅(qū)動模

7、塊代碼編寫module led(input 3:0 input4,output reg 6:0 out7);always (input4)begincase(input4)4'd0:out7=7'h01;4'd1:out7=7'h4f;4'd2:out7=7'h12;4'd3:out7=7'h06;4'd4:out7=7'h46;4'd5:out7=7'h24;4'd6:out7=7'h20;4'd7:out7=7'h0f;4'd8:out7=7'h0

8、0;4'd9:out7=7'h04;default out7=7'h0;endcaseendendmodule3) cnt10 與 led 模塊的組合module top_2(clk,clr,ena,tc,out7);input clk,clr,ena;output tc;output 6:0 out7;wire 3:0 sum;cnt10 cnt(clk,clr,ena,sum,tc);led led1(sum,out7);endmodule4) 綜 合仿真首先對計數(shù)器和數(shù)碼管驅(qū)動兩個模塊進(jìn)行綜合，無誤后編寫測試激勵文件，進(jìn)行仿真。激勵文件及仿真結(jié)果如下：得到正確的仿

9、真圖形后進(jìn)行這兩個模塊組合的綜合，創(chuàng)建激勵文件，進(jìn)行仿真。激勵文件與仿真結(jié)果如下：3、 拷貝消抖模塊代碼：， ， ，組合完成消抖模塊。4、 將消抖模塊，十進(jìn)制計數(shù)器，數(shù)碼管驅(qū)動模塊組合為一個系統(tǒng)。編寫代碼如下：module seg_top(clk_50M,clk,clr,ena,out,cout,com);input clk_50M,clk,clr,ena;output com,cout;output 6:0 out;wire clk_out;assign com=0;debounce_module u3(clk_50M,clr,clk,clk_out);top_2 top2(clk_out,

10、 clr,ena,cout,out);endmodule然后進(jìn)行頂層綜合。5、 引腳鎖定根據(jù)引腳鎖定表，編寫約束文件，如下：6、 綜合報告閱讀綜合結(jié)果報告，記錄其中關(guān)于時鐘頻率、資源消耗等關(guān)鍵數(shù)據(jù)如下：7、 頂層模塊完成后，雙擊Implement Design ，進(jìn)行布局布線，雙擊Generate Programming FileDevice ,按照提示完成下載生成下載文件，雙擊Configure Target8、 下載后，改變撥動開關(guān)和按鍵，觀察結(jié)果。9、 使用chipscope 片內(nèi)邏輯分析儀對設(shè)計進(jìn)行硬件調(diào)試，驗(yàn)證設(shè)計是否正確。掌握該調(diào)試方法和調(diào)試步驟。4、 實(shí)驗(yàn)結(jié)果及分析1、 對計數(shù)器

11、時序圖分析：當(dāng) clr 為低電平時（復(fù)位信號采用低電平有效）， 計數(shù)器輸出0000，當(dāng) clk, en （高電平有效）為高電平時，計數(shù)器開始正常計數(shù)，時鐘信號每來一個上升沿，sum輸出端口從0000增加到1001,進(jìn)位tc變 為為1,再來一個上升沿后，tc變?yōu)?, sum又從0000開始計時。顯 然時序圖符合預(yù)期功能，故功能仿真正確。2、 對數(shù)碼管驅(qū)動時序圖分析：當(dāng)輸入信號從0000變化到 1001 時，輸出信號對應(yīng)于數(shù)碼管真值表中輸出的變化。顯然功能仿真正確。3、 對數(shù)碼管驅(qū)動與計數(shù)器的組合模塊時序圖分析：當(dāng)輸入復(fù)位信號en 為高電平 ,clr 為高電平時，每來一個時鐘信號，輸出 out7

12、也變化一次，且變化與數(shù)碼管驅(qū)動真值表中輸入從一到十變化時的輸出變化一致。功能仿真真確。5、 實(shí)驗(yàn)思考題解答（實(shí)驗(yàn)指導(dǎo)書要求的思考題）1、 如何用兩個或一個always 實(shí)現(xiàn)十進(jìn)制計數(shù)模塊？寫出相應(yīng)代碼。module cnt10（clk,clr,en,sum,tc ）;input clk,clr,en;output reg 3:0 sum;output tc;assign tc=(sum=4'b1111);always (posedge clk ,negedge clr)beginif(clr) sum<=4'b0000;else if(en) begin sum=sum+

13、1'b1;if(sum=4b'1010)sum<=4b'0000; endelse sum<=sum;endendmodule2、 如何用always ,或assign實(shí)現(xiàn)數(shù)碼管的驅(qū)動設(shè)計？寫出相應(yīng)代碼。module led(input 3:0 input4,output reg 6:0 out7);always (input4)begincase(input4)4'd0:out7=7'h01;4'd1:out7=7'h4f;4'd2:out7=7'h12;4'd3:out7=7'h06;4&#

14、39;d4:out7=7'h46;4'd5:out7=7'h24;4'd6:out7=7'h20;4'd7:out7=7'h0f;4'd8:out7=7'h00;4'd9:out7=7'h04;default out7=7'h0;endcaseendendmodule3、 比較實(shí)驗(yàn)一與實(shí)驗(yàn)二的實(shí)驗(yàn)過程，說明原理圖輸入法與HDL 輸入法的不同的應(yīng)用環(huán)境。實(shí)驗(yàn)一中應(yīng)用的是原理圖完成十進(jìn)制計數(shù)器的數(shù)顯，工作量相對較大，需要繪制8 張原理圖，其中還不包擴(kuò)消抖模塊。所以原理圖設(shè)計適合相對簡單的 電路，門電路較

15、少的電路。而實(shí)驗(yàn)二應(yīng)用HDL語言描述要完成的功能，對于較復(fù)雜的電路設(shè)計起來相對簡單，所以HDL語言設(shè)計比較復(fù)雜的電路。門電路很多的電路。4、 CHIPSCOP朋試和仿真有何區(qū)別？modelsim 是寫好代碼后，對設(shè)計的功能進(jìn)行全面的仿真，檢查設(shè)計中的問題，不涉及FPGA®件chipscope 是個調(diào)試階段的調(diào)試工具，只能檢查局部，部分"出問題"的地方的檢驗(yàn)，必須涉及 FPG艇件體會1、 實(shí)驗(yàn)過程中對verrilog 語言有了進(jìn)一步的熟悉，對 ISE 設(shè)計流程有了更深入的理解與認(rèn)識。2、 Verilog 硬件描述語言和c 語言或其他編程語言有著一些相似的地方，但是也存在很大差異。在實(shí)驗(yàn)過程中，由