報(bào)時(shí)數(shù)字鐘的設(shè)計(jì)

1、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)習(xí)報(bào)告 課 題 : 報(bào)時(shí)式數(shù)字鐘的設(shè)計(jì)系 別 ： 自動(dòng)化 班級(jí)學(xué)號(hào)： 101（25） 姓 名 ： 張小康 指導(dǎo)老師： 趙瑩 2012.5.28-6.1北華大學(xué)電氣信息工程學(xué)院目錄一、前言3二、題目設(shè)計(jì)要求4三、方案設(shè)計(jì)5四、電路圖10五、合成波形11六、實(shí)習(xí)心得14七、參考文獻(xiàn)15前言一、軟件介紹Max+plus II開發(fā)軟件是美國Altera公司自行設(shè)計(jì)的的第三代PLD開發(fā)系統(tǒng)。Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plus II界面友好，使用便捷，在Max+plus II上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程。主要特點(diǎn)介紹如下

2、 。1、 提供開放性的界面Max+plus II支持Cadence,Exemplarlogic,Mentor Graphics,Synplicty,Viewlogic和其他公司所提供的EDA工具接口。2、 提供與PLD器件結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境Max+plus II系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。使用者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用自己熟悉的設(shè)計(jì)輸入工具，如原理圖或硬件描述語言進(jìn)行設(shè)計(jì)。Max+pl

3、us II將這些設(shè)計(jì)轉(zhuǎn)換為目標(biāo)結(jié)構(gòu)所需求的格式，設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)完成。3、 完成集成化Max+plus II的設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。4、 豐富的設(shè)計(jì)庫Max+plus II提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）模塊庫。Max+plus II軟件還允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏功能模塊，充分利用這些邏輯功能模塊，可大大減少設(shè)計(jì)工作量。5、 模塊工具化設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選

4、擇從而是使設(shè)計(jì)環(huán)境用戶化。6、 硬件描述語言Max+plus II軟件支持各種硬件描述語言(HDL)設(shè)計(jì)輸入選項(xiàng)，包括VHDL、VerilogHDL和Altera自己的硬件描述語言ADHL。二、題目設(shè)計(jì)要求設(shè)計(jì)并制作一臺(tái)能顯示小時(shí)、分、秒的數(shù)字鐘。具體要求如下：1、 完成帶時(shí)、分、秒顯示的24h計(jì)時(shí)功能；2、 能完成整點(diǎn)報(bào)時(shí)功能，要求當(dāng)數(shù)字鐘的分和秒計(jì)數(shù)器計(jì)到59min51s時(shí)，驅(qū)動(dòng)音響電路，四高一低，最后一聲高聲結(jié)束，整點(diǎn)時(shí)間到；3、 完成對(duì)“時(shí)”和“分”的校時(shí)，并能對(duì)秒計(jì)數(shù)器清零。三、方案設(shè)計(jì) 1 數(shù)字鐘的原理及組成框圖該數(shù)字鐘由振蕩器、分頻器、秒計(jì)數(shù)器、分計(jì)數(shù)器、小時(shí)計(jì)數(shù)器、校時(shí)電路、報(bào)

5、時(shí)電路和顯示電路等幾部分組成。秒信號(hào)產(chǎn)生器是整個(gè)系統(tǒng)的時(shí)基信號(hào)，它直接決定計(jì)時(shí)系統(tǒng)的精度，一般用石英晶體振蕩器加分頻器來實(shí)現(xiàn)。將標(biāo)準(zhǔn)秒脈沖信號(hào)送入“秒計(jì)數(shù)器”，該計(jì)數(shù)器采用60進(jìn)制計(jì)時(shí)器。每累計(jì)60s發(fā)出一個(gè)“分脈沖”信號(hào)，該信號(hào)將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖?！胺钟?jì)數(shù)器”業(yè)采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60min，發(fā)出一個(gè)“時(shí)脈沖”信號(hào)，該信號(hào)將被送到“時(shí)計(jì)數(shù)器”?！皶r(shí)計(jì)數(shù)器”采用24進(jìn)制計(jì)數(shù)器，可實(shí)現(xiàn)對(duì)一天24h的累計(jì)。整點(diǎn)報(bào)時(shí)電路是根據(jù)計(jì)時(shí)系統(tǒng)輸出狀態(tài)產(chǎn)生一個(gè)脈沖信號(hào)，然后去觸發(fā)音頻發(fā)聲器實(shí)現(xiàn)報(bào)時(shí)。校時(shí)電路是用來對(duì)“時(shí)”、“分”顯示數(shù)字進(jìn)行校對(duì)調(diào)整。計(jì)數(shù)器清零是對(duì)“秒計(jì)數(shù)器”進(jìn)行清零。其組成框

6、圖如圖1所示。譯碼顯示電路小時(shí)計(jì)數(shù)器分計(jì)數(shù)器秒計(jì)數(shù)器分頻器報(bào)時(shí)電路校時(shí)電路校時(shí)2 設(shè)計(jì)過程（1）、秒、分、時(shí)計(jì)數(shù)器電路設(shè)計(jì)秒、分計(jì)數(shù)器為60進(jìn)制計(jì)數(shù)器，小時(shí)計(jì)數(shù)器為24進(jìn)制計(jì)數(shù)器。實(shí)現(xiàn)這兩種模數(shù)的計(jì)數(shù)器采用中規(guī)模集成計(jì)數(shù)器74LS160，分兩級(jí)構(gòu)成。下面討論60和24進(jìn)制計(jì)數(shù)器的電路構(gòu)成和工作原理。l 60進(jìn)制計(jì)數(shù)器由74LS160構(gòu)成的60進(jìn)制計(jì)數(shù)器如圖2所示。將一片74LS160設(shè)置成10進(jìn)制加法計(jì)數(shù)器，另一片設(shè)置成6進(jìn)制加法計(jì)數(shù)器。兩片74LS160按同步置數(shù)發(fā)串接而成。秒計(jì)數(shù)器的十位和個(gè)位，輸出脈沖除用作自身清零外，同時(shí)還作為分計(jì)數(shù)器的輸入脈沖。圖2電路，既可以作為秒計(jì)數(shù)器，業(yè)可作為分

7、計(jì)數(shù)器。圖2 60進(jìn)制計(jì)數(shù)器l 24進(jìn)制計(jì)數(shù)器同理當(dāng)個(gè)位計(jì)數(shù)狀態(tài)為Q3Q2Q1Q0=0011,十位計(jì)數(shù)器狀態(tài)為Q3Q2Q1Q0=0010時(shí)，要求計(jì)數(shù)器規(guī)零。通過把個(gè)位Q0 Q1、十位Q1進(jìn)入與非門后的信號(hào)送到個(gè)位、十位計(jì)數(shù)器的置數(shù)端，使計(jì)數(shù)器清零，從而構(gòu)成24進(jìn)制計(jì)數(shù)器，如圖3所示。 圖3 24進(jìn)制計(jì)數(shù)器3、校時(shí)電路校時(shí)電路時(shí)數(shù)字鐘不可缺少的部分，每當(dāng)數(shù)字鐘顯示與實(shí)際時(shí)間不符時(shí)，需要根據(jù)標(biāo)準(zhǔn)時(shí)間進(jìn)行校時(shí)。簡(jiǎn)單有效的校時(shí)電路如圖4所示。該電路針對(duì)分計(jì)時(shí)脈沖和時(shí)計(jì)時(shí)脈沖進(jìn)行控制，達(dá)到校時(shí)的目的?？刂坪髮?duì)應(yīng)的分計(jì)時(shí)脈沖位CM，時(shí)計(jì)時(shí)脈沖位CH。或非門的輸出和與門的輸出接入一個(gè)或門來控制分計(jì)數(shù)器脈沖輸

8、入端。脈沖信號(hào)置1時(shí)，正常工作；置0時(shí)，實(shí)現(xiàn)對(duì)分的校對(duì)，每來一個(gè)上升沿，分計(jì)數(shù)器就向上加一進(jìn)行校時(shí)。圖4 校時(shí)電路4、整點(diǎn)報(bào)時(shí)電路一般時(shí)鐘都應(yīng)具備整點(diǎn)報(bào)時(shí)電路功能,即在時(shí)間出現(xiàn)整點(diǎn)前數(shù)秒內(nèi),數(shù)字鐘會(huì)自動(dòng)報(bào)時(shí),以示提醒。根據(jù)要求,電路應(yīng)在整點(diǎn)前10秒鐘內(nèi)開始整點(diǎn)報(bào)時(shí),即當(dāng)時(shí)間在59分51秒到59分59秒期間時(shí),報(bào)時(shí)電路報(bào)時(shí)控制信號(hào)。當(dāng)數(shù)字鐘的分和秒計(jì)數(shù)器計(jì)到59min51s時(shí)，驅(qū)動(dòng)音響電路，四高一低，最后59min59s一聲高聲結(jié)束，整點(diǎn)時(shí)間到。高聲接入1024Hz的高頻信號(hào)，低聲加入512Hz的低頻信號(hào)給以控制。 圖5 報(bào)時(shí)電路5 元件清單所用元器件：直流電源、或門、與門、非門、與非門、74L

9、S160計(jì)數(shù)器（其中74LS160 是一個(gè)具有異步清零、同步置數(shù)、可以保持狀態(tài)不變的十進(jìn)制上升沿計(jì)數(shù)器,功能表如下：表1 74ls160功能表輸入輸出CRLDCTPCTTCPD0D1D2D3Q0Q1Q2Q3L×××××××××LLLHL××d0d1d2d3d0d1d2d3HHHH××××計(jì)數(shù)HHL××××××保持HH×L×××××

10、;保持管腳結(jié)構(gòu)如下： Q0 Q1 Q2 Q3 CS1 S2 74LS160CP D0 D1 D2 D3 LD RD）四、電路圖五、合成波形在秒、分、時(shí)計(jì)數(shù)器輸入端加入時(shí)鐘脈沖信號(hào)，進(jìn)行仿真：在喇叭輸入端加入時(shí)鐘脈沖信號(hào),進(jìn)行仿真：其中管腳接口如下：調(diào)試過程如下：六、實(shí)習(xí)心得 通過這次設(shè)計(jì)，我學(xué)到了很多，讓我對(duì)其有了更加濃厚的興趣。同時(shí)也學(xué)會(huì)了一種學(xué)習(xí)的態(tài)度：理論要聯(lián)系實(shí)踐，當(dāng)然實(shí)踐也離不開理論。在此次的數(shù)字鐘設(shè)計(jì)過程中,使我更進(jìn)一步地熟悉了芯片的結(jié)構(gòu)及掌握了各芯片的工作原理和其具體的使用方法。在連接二十四進(jìn)制,六十進(jìn)制的進(jìn)位及接法中,我有些大亂陣腳，圖形檢查的時(shí)候，總是出現(xiàn)錯(cuò)誤，好在耐心檢查，

11、熟悉并掌握邏輯電路及其芯片各引腳的功能后,方在電路出錯(cuò)時(shí)準(zhǔn)確地找出錯(cuò)誤所在并及時(shí)糾正了。在各元件之間的連接過程中也總是有錯(cuò)誤，主要原因是接線和芯片的接觸不良以及接線的錯(cuò)誤所引起的。在波形仿真時(shí)，也遇到了一點(diǎn)困難,幾乎就是沒有波形，也不知在哪出錯(cuò)，那個(gè)郁悶??！在設(shè)定輸入的時(shí)鐘信號(hào)后，數(shù)字鐘開始計(jì)數(shù)，但是始終看不到秒、分、小時(shí)的循環(huán)計(jì)數(shù)，和聽不到報(bào)時(shí)的聲音。后來，在同學(xué)的幫助下，經(jīng)數(shù)十次的調(diào)試之后，終于找到了合適的輸入數(shù)值，也聽見了那清脆的報(bào)時(shí)聲，那心情，怎一個(gè)興奮了得！這次課程設(shè)計(jì)，有郁悶也有歡喜，也讓我看見了理論與實(shí)踐的差別和聯(lián)系，理論固然重要，然而我們也要在實(shí)踐中發(fā)現(xiàn)錯(cuò)誤，并解決錯(cuò)誤。同時(shí)也提高了動(dòng)手能力和解決問題的能力。也讓我體會(huì)，課程設(shè)計(jì)出來的那種喜悅心情。也讓我明白，無論最后的結(jié)果怎樣，參與了，就一定有收獲