數(shù)字電路參考題

1、數(shù)字電路與邏輯設(shè)計(jì)綜合練習(xí)題及解答第一部分習(xí)題一、 填空1 將十進(jìn)制數(shù)轉(zhuǎn)換成等值的二進(jìn)制數(shù)、十六進(jìn)制數(shù)。（51625）10 = （）2= （）162（1997）10= （）余3BCD= （）8421BCD3（BF.5）16= （）24一位二進(jìn)制數(shù)只有2個(gè)數(shù)，四位二進(jìn)制數(shù)有個(gè)數(shù)；為計(jì)64個(gè)數(shù)，需要位二進(jìn)制數(shù)。5二進(jìn)制數(shù)（1101.1011）2的等值八進(jìn)制數(shù)是（ ）8。6二進(jìn)制數(shù)（1101.101）2的等值十進(jìn)制數(shù)是（ ）10。7.欲對(duì)100個(gè)對(duì)象進(jìn)行二進(jìn)制編碼，則至少需要（ ）位二進(jìn)制數(shù)。8.二進(jìn)制數(shù)為000000111111能代表（ ）個(gè)十進(jìn)制整數(shù)。9為將信息碼10110010配成奇校驗(yàn)碼，其

2、配奇位的邏輯值為；為將信息碼01101101配成偶校驗(yàn)碼，其配偶位的邏輯值為。10格雷碼的特點(diǎn)是。11n變量函數(shù)的每一個(gè)最小項(xiàng)有個(gè)相領(lǐng)項(xiàng)。12當(dāng)時(shí)，同一邏輯函數(shù)的兩個(gè)最小項(xiàng)（ ）。13變量的邏輯函數(shù)，為最小項(xiàng)，則有（ ）。14邏輯函數(shù)的反函數(shù) （ ）。15邏輯函數(shù)的對(duì)偶函數(shù)是 （ ）。16多變量同或運(yùn)算時(shí)， 0，則0的個(gè)數(shù)必須為（ ）。17邏輯函數(shù)的最小項(xiàng)表達(dá)式為（ ）。18. 邏輯函數(shù)的最簡(jiǎn)與或式為F( )。19邏輯函數(shù)（ ）。20巳知函數(shù)的對(duì)偶式，則它的原函數(shù)F（ ）。*21.正邏輯約定是（）、（）。22雙極型三極管由截止?fàn)顟B(tài)過渡到飽和狀態(tài)所需的過渡時(shí)間稱為時(shí)間，它由時(shí)間和時(shí)間兩部分組成，

3、可用等式描述。23雙極型三極管由飽和狀態(tài)過渡到截止?fàn)顟B(tài)所需的過渡時(shí)間稱為時(shí)間，它由時(shí)間和時(shí)間兩部分組成，可用等式描述。24三極管反相器（或與非門）帶灌電流負(fù)載時(shí)，負(fù)載電流的方向是從，此時(shí)反相器（或與非門）輸出電平。25三極管反相器（或與非門）帶拉電流負(fù)載時(shí)，負(fù)載電流的方向是從，此時(shí)反相器（或與非門）輸出電平。26輸入端的噪聲容限說明。噪聲容限越大說明該門的。27TTL與非門的導(dǎo)通延遲時(shí)間用表示，是截止延遲時(shí)間。平均傳輸延遲時(shí)間t pd =。28兩個(gè)OC門的輸出端（F 1 和F 2 ）可以，后的輸出F與F 1 、F 2 之間的邏輯關(guān)系是，并稱這種連接的邏輯關(guān)系為邏輯。29三態(tài)門的輸出有三種狀態(tài)，

4、分別為：態(tài)，態(tài)和態(tài)。30CMOS門電路的兩種基本單元電路是：管和管串接的與管和管并接的。31ECL電路的抗干擾能力（填高或低），其工作速度在各種集成電路中（填最高或最低）。32在TTL與CMOS、ECL電路連接問題上，為了保證電路能夠正常工作，主要需解決的問題就是和問題。 *33組合電路在邏輯功能上的特點(diǎn)是：。34組合電路在電路結(jié)構(gòu)上的特點(diǎn)是：。35觸發(fā)器的基本性質(zhì)是。36同步觸發(fā)器和主從邊沿觸發(fā)器的根本區(qū)別在于，。37與非門組成的基本觸發(fā)器具有記憶能力的根本原因是由于。38JK觸發(fā)器在任意狀態(tài)下，為使次態(tài)為“0”，應(yīng)使J，K。39T觸發(fā)器是一種觸發(fā)器，當(dāng)T1時(shí)；T0時(shí)。40主從觸發(fā)器只在CP

5、沿改變狀態(tài)，而維持阻塞觸發(fā)器只在CP沿改變狀態(tài)。同步觸發(fā)器在CP時(shí)均可改變狀態(tài)。*41時(shí)序電路按時(shí)鐘脈沖的驅(qū)動(dòng)情況可以分成和兩大類。42計(jì)數(shù)器是一種能的時(shí)序電路。43n位同步二進(jìn)制加計(jì)數(shù)器的構(gòu)成方法是：將n個(gè)無空翻的觸發(fā)器分別接成觸發(fā)器，使T，進(jìn)位CO，計(jì)數(shù)脈沖CP直接接觸發(fā)器的CP端。44移存器的串入并出功能可以實(shí)現(xiàn)。45設(shè)移位脈沖（CP）頻率為1MHz，某串行碼經(jīng)16級(jí)移存器串入串出后，其延時(shí)時(shí)間為。二、選擇題：1等于（36.7）10的8421BCD編碼是（ ）。 A. 0110110.101 B. 0011110.1110 C. 00110110.0111 D. 110110.1112（

6、6B.2）16等值二進(jìn)制數(shù)是（ ）。 A. 1101011.001 B. 01101010.01 C. 11101011.01 D. 01100111.013.若輸入變量A，B全為1時(shí)，輸出F=0，則其輸出與輸入的關(guān)系是( )。A. 異或 B. 同或 C與非 D. 或非 4. 在何種情況下，“或非”運(yùn)算的結(jié)果是邏輯“0”。( ) A全部輸入為“0” B全部輸入為“1” C. 任一輸入為“0”，其他輸入為“1” D. 任一輸入為“1”5. ,它們的邏輯關(guān)系是（ ）。A. B. C. D.和互為對(duì)偶式6.數(shù)字信號(hào)和模擬信號(hào)的不同之處是（）A. 數(shù)字信號(hào)在大小上不連續(xù)，時(shí)間上連續(xù)，而模擬信號(hào)則相反。

7、B. 數(shù)字信號(hào)在大小上連續(xù)，時(shí)間上不連續(xù)，而模擬信號(hào)則相反。C. 數(shù)字信號(hào)在大小和時(shí)間上均不連續(xù)，而模擬信號(hào)則相反。D. 數(shù)字信號(hào)在大小和時(shí)間上均連續(xù)，而模擬信號(hào)則相反。7.已知F=，選出下列（）可以肯定使F=0的情況：A. A=0,BC=1B.B=1,C=1B. C=1,D=0D.BC=1,D=18.一四輸入端與非門，使其輸出為0的輸入變量取值組合有（）種。A. 15B.8B. 7D.19已知二變量輸入邏輯門的輸入A、B和輸出F的波形如圖所示，判斷是（）邏輯門的波形。A.與非門B.異或門C.同或門D.無法判斷10. 一個(gè)16選1的數(shù)據(jù)選擇器（十六路數(shù)據(jù)選擇器），其地址輸入（選擇控制輸入）端有

8、( )。A1個(gè) B. 2個(gè) C4個(gè) D8個(gè)11摩爾型時(shí)序電路的輸出( )A僅同當(dāng)前外輸入有關(guān) B. 僅同電路內(nèi)部狀態(tài)有關(guān)C. 既與外輸入也與內(nèi)部狀態(tài)有關(guān) D. 與外輸入和內(nèi)部狀態(tài)都無關(guān)12. n個(gè)觸發(fā)器構(gòu)成的扭環(huán)計(jì)數(shù)器中，無效狀態(tài)有( )個(gè)。A BCD13一位842lBCD碼計(jì)數(shù)器至少需要( )個(gè)觸發(fā)器。A3 B4 C5 D1014時(shí)序邏輯電路中一定包含 。A. 觸發(fā)器B. 組合邏輯電路C. 移位寄存器D. 譯碼器15由集電極開路門構(gòu)成的邏輯電路如圖所示，則它所完成的邏輯功能是F（）。A.ABB.C.D.三、分析設(shè)計(jì)題1用代數(shù)法化簡(jiǎn)函數(shù)FA為最簡(jiǎn)與或表達(dá)式2將函數(shù)式FABBCAC化為最小項(xiàng)表達(dá)

9、式3直接寫出函數(shù)FA的對(duì)偶式F，并用反演規(guī)則寫出其反演式4試寫出下列卡諾圖的最小項(xiàng)表達(dá)式，并用卡諾圖法求其最簡(jiǎn)與或式5用卡諾圖法化簡(jiǎn)為最簡(jiǎn)與或式FCAD（BC）A6用卡諾圖法化簡(jiǎn)為最簡(jiǎn)與或式F7化簡(jiǎn)邏輯函數(shù)8卡諾圖法化簡(jiǎn)函數(shù)為最簡(jiǎn)與或式。四、分析題1CMOS線路圖如圖所示，寫出F的邏輯式，說明它是何種門電路。2電路如圖所示，試對(duì)應(yīng)于A、B、C端的波形畫出該電路的輸出波形。&EN1ENABBCY3分析如下邏輯圖，求出Y1、Y2的邏輯式，列出真值表，指出邏輯功能。4. 設(shè)A、B、C為邏輯變量，試回答：（l）若已知AB=AC，則B=C，對(duì)嗎？（2）若已知AB=AC，則B=C，對(duì)嗎？（3）若已知?jiǎng)tB=

10、C，對(duì)嗎？5. TTL門電路組成圖(a) (c)所示的電路。試寫出函數(shù)F1，F(xiàn)2，F(xiàn)3的邏輯表達(dá)式。五、分析設(shè)計(jì)題1.試分析圖中所示組合邏輯電路，B、C為控制輸入端，A3 A2 A1 A0為數(shù)據(jù)輸入端。說明該電路具有哪幾種邏輯功能。2用與非門設(shè)計(jì)一個(gè)組合邏輯電路，完成如下功能：只有當(dāng)三個(gè)裁判（包括裁判長(zhǎng)），或一個(gè)裁判長(zhǎng)和另一個(gè)裁判認(rèn)為杠鈴已舉起并符合標(biāo)準(zhǔn)時(shí)，按下按鍵，使燈亮（或鈴響），表示此次舉重成功，否則，就表示舉重失敗。3某組合邏輯電路如圖所示，分析該電路實(shí)現(xiàn)的邏輯功能。 E A 0 A 1片4Y 0 Y 1 Y 2 Y 3 E A 0 A 1 A 2片1Y 0 Y 7 E A 0 A 1

11、 A 2片0Y 0 Y 7 E A 0 A 1 A 2片2Y 0 Y 7 E A 0 A 1 A 2片3Y 0 Y 7A 0 A 1 A 2注：圖中E為使能端A 3 A 4 4下圖中片04均為譯碼器，指出當(dāng)輸入代碼為A4 A3 A2 A1 A0=10101時(shí)，片03中的哪一片工作？該片中的哪一條輸出線有效？5 分析用四選一數(shù)據(jù)選擇器構(gòu)成的電路，寫出Y的最簡(jiǎn)與或式。6 分析如下電路，寫出邏輯式，列出真值表，指出邏輯功能。A BF0 00 11 1 10C17 用一個(gè)四選一數(shù)據(jù)選擇器設(shè)計(jì)實(shí)現(xiàn)下述邏輯功能的組合電路。8 用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F=（2，4，5，7）。9 試用下圖所示的4選1數(shù)

12、據(jù)選擇器設(shè)計(jì)一組合電路。從電路的輸入端（A、B、C、D）輸入余3BCD碼，輸出為F。當(dāng)輸入十進(jìn)制數(shù)碼0、2、4、5、7的對(duì)應(yīng)余3BCD碼時(shí)，F(xiàn)=1；輸入其它余3BCD碼時(shí)，F(xiàn)=0。（輸入端允許用反變量）YI0I1I2I3 A1 A0YS10用數(shù)據(jù)選擇器組成的電路如圖所示。試寫出該電路輸出函數(shù)的邏輯表達(dá)式。六分析設(shè)計(jì)題1 試畫出如下邏輯電路的P端輸出波形，要求對(duì)應(yīng)CP輸入時(shí)鐘和A輸入波形畫出輸出波形P。已知維持阻塞D觸發(fā)器的初始狀態(tài)為“1”（忽略觸發(fā)器的傳輸延遲時(shí)間）。2 由主從JK觸發(fā)器組成的邏輯電路如下圖所示，試對(duì)應(yīng)CP波形畫出Q的波形。（設(shè)觸發(fā)器的初始態(tài)為“0”，且畫圖時(shí)忽略觸發(fā)器的延遲時(shí)間）。3 邏輯電路及CP、A的電壓波形如下圖所示，試畫出Q的波形。（設(shè)觸發(fā)器的初始態(tài)為“1”，且不考慮器件的傳輸延遲時(shí)間）。4設(shè)TTL主從JK觸發(fā)器的初態(tài)為“0”, 輸入端的信號(hào)如圖所示，畫出輸出端Q的波形。5.已知維持阻塞D觸發(fā)器組成的電路，輸入端的信號(hào)如圖所示。（1） 寫出Q端的表達(dá)式。（2） 說明B端的作用。（3） 畫出輸出端Q的波形。七分析設(shè)計(jì)題1 74LS161組成的時(shí)序邏輯電路如下圖所示，請(qǐng)對(duì)應(yīng)CP波形畫出輸出Q0 Q1 Q2 Q3的波形。2 用74LS195連接成的電路如圖所示，試分析該電路，列出狀態(tài)表，指出其功能、F端的