低頻數(shù)字式相位測(cè)量?jī)x vhdl fpga

1、低頻數(shù)字式相位測(cè)量?jī)x vhdl fpga.txt11生命是盛開(kāi)的花朵，它綻放得美麗，舒展，絢麗多資；生命是精美的小詩(shī)，清新流暢，意蘊(yùn)悠長(zhǎng)；生命是優(yōu)美的樂(lè)曲，音律和諧，宛轉(zhuǎn)悠揚(yáng)；生命是流淌的江河，奔流不息，滾滾向前低頻數(shù)字式相位測(cè)量?jī)x 欄 目 樹(shù) 形 導(dǎo) 航 | 首頁(yè) | 學(xué)習(xí)中心 | 課設(shè)與競(jìng)賽 | 下載中心 | 圖片現(xiàn)場(chǎng) | 技術(shù)留言 | 關(guān)于我們 | 本站提供 | | 競(jìng)賽與設(shè)計(jì)首頁(yè) | 關(guān)于競(jìng)賽 | 歷屆電子競(jìng)賽題目 | 競(jìng)賽作品選編 | 歷屆儀器元器件范圍 | 單片機(jī)課程設(shè)計(jì) | 您現(xiàn)在的位置： 奔跑的單片機(jī) >> 課設(shè)與競(jìng)賽 >> 競(jìng)賽作品選編 >>

2、; 信息正文 用戶登錄 新用戶注冊(cè) 低頻數(shù)字式相位測(cè)量?jī)x 熱 【字體：小 大】 低頻數(shù)字式相位測(cè)量?jī)x 作者：lintel 信息來(lái)源：本站原創(chuàng) 點(diǎn)擊數(shù)：8523 更新時(shí)間：2006-4-3 低頻數(shù)字式相位測(cè)量?jī)x（C題） 摘 要：設(shè)計(jì)了一基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的低頻數(shù)字式相位測(cè)量?jī)x。該測(cè)量?jī)x包括數(shù)字式移相信號(hào)發(fā)生器和相位測(cè)量?jī)x兩部分，分別完成移相信號(hào)的發(fā)生及其頻率、相位差的預(yù)置及數(shù)字顯示、發(fā)生信號(hào)的移相以及移相后信號(hào)相位差和頻率的測(cè)量與顯示幾個(gè)功能。其中數(shù)字式移相信號(hào)發(fā)生器可以產(chǎn)生預(yù)置頻率的正弦信號(hào)，也可產(chǎn)生預(yù)置相位差的兩路同頻正弦信號(hào)，并能顯示預(yù)置頻率或相位差值；相位測(cè)量?jī)x能測(cè)量移相信

3、號(hào)的頻率、相位差的測(cè)量和顯示。兩個(gè)部分均采用基于FPGA的數(shù)字技術(shù)實(shí)現(xiàn)，使得該系統(tǒng)具有抗干擾能力強(qiáng), 可靠性好等優(yōu)點(diǎn)。 關(guān)鍵詞：現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA） 數(shù)字式 相位測(cè)量?jī)x Abstrct：The paper deals with designing of a low frequency phase measurement system based on FPGA technology. This phase measurement system includes two modules-a signal generator and a phase measurement subsyste

4、m. Its signal generator module can generate a sin wave with preconcerted frequency and two waves with preconcerted phase difference. It can continuously change signal phases through phase shifting. And its phase measurement subsystem has functions of measuring signal phase and phase difference of tw

5、o signals. All of its three modules adopt digital technology base on FPGA. This system is characteristic of its strong antijamming performance and fine stability. Key words：FPGA/Digital/Phase measurement system 目 錄 0 引 言3 1 系統(tǒng)設(shè)計(jì) 1.1設(shè)計(jì)要求 3 1.2 方案比較 4 1.2.1相位測(cè)量?jī)x方案4 1.2.2移相網(wǎng)絡(luò)方案4 1.2.3正弦波信號(hào)發(fā)生器方案5 1.2.4頻

6、率測(cè)量方案5 1.2.5幅度控制方案6 1.2.6濾波選擇方案6 1.2.7顯示界面方案7 1.3方案論證 7 1.3.1總體思路7 1.3.2設(shè)計(jì)方案 7 2單元電路設(shè)計(jì) 2.1相位測(cè)量?jī)x7 2.1.1原理方框圖7 2.1.2相位測(cè)量原理8 2.1.4電路圖分析 2.2數(shù)字式移相信號(hào)發(fā)生器10 2.2.1 數(shù)字移相原理10 2.2.2正弦波信號(hào)發(fā)生10 3 軟件設(shè)計(jì) 3.1用VHDL編寫(xiě)程序12 3.2 程序流程12 3.2.1 等精度頻率測(cè)量的實(shí)現(xiàn)12 3.3程序清單仿真13 4 系統(tǒng)測(cè)試14 5 結(jié)論17 參考文獻(xiàn) 17 附 錄 17 0.引言 同頻率正弦信號(hào)間的相位差測(cè)量在電工技術(shù)、工

7、業(yè)自動(dòng)化、智能控制及通訊、電子等許多領(lǐng)域都有著廣泛的應(yīng)用，如電工領(lǐng)域中的電機(jī)功角測(cè)試，介質(zhì)材料損耗角的確定等。因此，相位差測(cè)量技術(shù)有著廣泛的實(shí)用價(jià)值。 相位的數(shù)字測(cè)量方法基本分為硬件電路測(cè)量與A/D采樣后利用軟件計(jì)算兩種。硬件法測(cè)量由于電路結(jié)構(gòu)比較復(fù)雜、易受外界干擾影響以及準(zhǔn)確度較差的缺點(diǎn)，限制了進(jìn)一步發(fā)揮它的作用。近年來(lái)，隨著計(jì)算機(jī)軟硬件及其外圍設(shè)備的日益發(fā)展，以數(shù)字信號(hào)處理為核心的軟件法測(cè)量技術(shù)在相位差的測(cè)量中得到了越來(lái)越多的關(guān)注，并取得了較快發(fā)展。 FPGA是20世紀(jì)90年代發(fā)展起來(lái)的大規(guī)模可編程邏輯器件，隨著EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)

8、，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。 本設(shè)計(jì)基于FPGA設(shè)計(jì)的低頻數(shù)字式相位測(cè)量系統(tǒng)，具有很好的發(fā)展前景和開(kāi)發(fā)價(jià)值。 1 系統(tǒng)設(shè)計(jì) 1.1 設(shè)計(jì)要求 一、任務(wù) 設(shè)計(jì)并制作一個(gè)低頻相位測(cè)量系統(tǒng)，包括相位測(cè)量?jī)x、數(shù)字式移相信號(hào)發(fā)生器和移相網(wǎng)絡(luò)三部分，示意圖如下： 二、要求 1、基本要求 （1）設(shè)計(jì)并制作一個(gè)相位測(cè)量?jī)x（參見(jiàn)圖1） a頻率范圍：20Hz20kHz。 b相位測(cè)量?jī)x的輸入阻抗100k。 c允許兩路輸入正弦信號(hào)峰-峰值可分別在1V5V范圍內(nèi)變化。 d

9、相位測(cè)量絕對(duì)誤差2°。 e具有頻率測(cè)量及數(shù)字顯示功能。 f 相位差數(shù)字顯示：相位讀數(shù)為0° 359.9°，分辨力為0.1°。 （2）參考圖2制作一個(gè)移相網(wǎng)絡(luò) a輸入信號(hào)頻率：100Hz、1kHz、10kHz。 b連續(xù)相移范圍：45°45°。 cA、B輸出的正弦信號(hào)峰-峰值可分別在0.3V5V范圍內(nèi)變化。 2發(fā)揮部分 （1）設(shè)計(jì)并制作一個(gè)數(shù)字式移相信號(hào)發(fā)生器（圖3），用以產(chǎn)生相位測(cè)量?jī)x所需的輸入正弦信號(hào)，要求： a頻率范圍：20Hz20kHz，頻率步進(jìn)為20Hz，輸出頻率可預(yù)置。 bA、B輸出的正弦信號(hào)峰-峰值可分別在0.3V5V范圍內(nèi)

10、變化。 c相位差范圍為0359°，相位差步進(jìn)為1°，相位差值可預(yù)置。 d數(shù)字顯示預(yù)置的頻率、相位差值。 （2）在保持相位測(cè)量?jī)x測(cè)量誤差和頻率范圍不變的條件下，擴(kuò)展相位測(cè)量?jī)x輸入正弦電壓峰-峰值至0.3V5V范圍。 （3）用數(shù)字移相信號(hào)發(fā)生器校驗(yàn)相位測(cè)量?jī)x，自選幾個(gè)頻點(diǎn)、相位差值和不同幅度進(jìn)行校驗(yàn)。 （4）其它。 1.2 方案比較 1.2.1 相位測(cè)量方案 該方案的關(guān)鍵問(wèn)題是相位測(cè)量方法的選擇。 方案一：采用直讀法，可直接讀出被測(cè)相位差的數(shù)值。用單片機(jī)作為核心控制部件, 如圖1.2.1示由于受限于時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)相速度較慢，無(wú)法滿足高速、高精度的測(cè)相要求。 單

11、片機(jī)89C52 相位顯示 A輸入 B輸入 FPGA測(cè)量控制儀 相位顯示 A輸入 B輸入 圖1.2.1 以單片機(jī)為核心控制部件測(cè)量相位 圖1.2.2 以FPGA為核心控制部件測(cè)量相位 方案二：采用直讀法，用FPGA作為核心控制部件,其優(yōu)點(diǎn)是方便、快速、可隨時(shí)顯示。其原理框圖如圖1.2.2 示。并且結(jié)合現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（Field Programmable Gate Array）具有集成度高、高速和高可靠性的特點(diǎn)，使頻率的測(cè)頻范圍可達(dá)到0.1Hz100MHz，測(cè)頻全域相對(duì)誤差恒為1/1 000 000。 為滿足基本部分和發(fā)揮部分的要求，采用第二種方案進(jìn)行設(shè)計(jì)。 1.2.2 移相網(wǎng)絡(luò)方案 方

12、案一：直接對(duì)模擬信號(hào)進(jìn)行移相，如阻容移相，變壓器移相等。采用這種方式設(shè)計(jì)的移相器有許多不足之處，如：輸出波形受輸入波形的影響，移相操作不方便，移相角度隨所接負(fù)載和時(shí)間等因素的影響而產(chǎn)生漂移等。采用阻容移相網(wǎng)絡(luò)的基本原理簡(jiǎn)述如下： 由RC電路的原理可知，不同頻率的正弦波電壓通過(guò)RC電路時(shí)，輸出端的電壓幅度和相位，都與輸入不同。圖1.2.3中畫(huà)出了兩種簡(jiǎn)單的移相電路。 圖1.2.3 (a )相位超前的相移網(wǎng)絡(luò) （b）相位滯后的相移網(wǎng)絡(luò) 圖1.2.3中的模和相角分別為 ： （a） （b） 式（1-2-1） 由式（1-2-1）中的（a）和（b）式可知，兩種相移網(wǎng)絡(luò)都是隨著頻率的改變，單節(jié)RC電路中所產(chǎn)

13、生的相移在0 o90 o之間變化。因此，采用一個(gè)相位超前的相移網(wǎng)絡(luò)和一個(gè)相位滯后的相移網(wǎng)絡(luò)，可滿足連續(xù)相移范圍：45o 45o的要求。但電路復(fù)雜，難于調(diào)試。 方案二：采用數(shù)字移相技術(shù)，其核心是：先將模擬信號(hào)或移相角數(shù)字化，經(jīng)移相后再還原成模擬信號(hào)。該方案精度高，且易于傳送。原理框圖如圖1.2.4示。 模擬信號(hào) 或移相角 A/D、移相、D/A 模擬信號(hào) 圖1.2.4 采用數(shù)字移相技術(shù)實(shí)現(xiàn)信號(hào)移相 權(quán)衡以上兩方案的優(yōu)缺點(diǎn)，本設(shè)計(jì)選用第二種方案。 1.2.3正弦波信號(hào)發(fā)生器方案 方案一：采用模擬分立元件或單片機(jī)壓控函數(shù)發(fā)生器完成設(shè)計(jì)。通過(guò)調(diào)整外部元件可以改變輸出頻率，產(chǎn)生正弦波。但是采用模擬器件分散

14、性大，產(chǎn)生的頻率穩(wěn)定性較差、精度低、抗干擾能力差、成本也比較高。 方案二：采用直接數(shù)字頻率合成，用單片機(jī)作為核心控制部件，能達(dá)到較高的要求，實(shí)現(xiàn)各種波形輸出，但受限于運(yùn)算位數(shù)及運(yùn)算速度，產(chǎn)生的波形往往需通過(guò)濾波器才能達(dá)到滿意效果，并且頻率可調(diào)范圍小，很難得到較高頻率。 方案三：采用直接數(shù)字頻率合成，用FPGA器件作為核心控制部件，精度高穩(wěn)定性好，得到波形平滑，特別是由于FPGA的高速度，能實(shí)現(xiàn)較高頻率的波形。且控制上更方便，可得到較寬頻率范圍的波形輸出，步進(jìn)小。 顯然第三種方案具有更大的優(yōu)越性、靈活性，所以采用第三種方案進(jìn)行設(shè)計(jì)。 1.2.4 頻率測(cè)量方案 方案一：采用測(cè)周期法。需要有標(biāo)準(zhǔn)信號(hào)

15、的頻率fs，在待測(cè)信號(hào)的一個(gè)周期Tx內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)Ns，則被測(cè)信號(hào)的頻率為：fx=fs/Ns（如圖1.2.5示）。這種方法的計(jì)數(shù)值會(huì)產(chǎn)生±1個(gè)字誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Ns有關(guān)。為了保證測(cè)試精度，測(cè)周期法僅適用于低頻信號(hào)的測(cè)量。 方案二：采用測(cè)頻法。測(cè)頻法就是在確定的閘門(mén)時(shí)間Tw內(nèi)，記錄被測(cè)信號(hào)的變化周期數(shù)（或脈沖個(gè)數(shù)）Nx（如圖1.2.6），則被測(cè)信號(hào)的頻率為：fx=Nx/Tw。這種方法的計(jì)數(shù)值會(huì)產(chǎn)生±1個(gè)字誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Nx有關(guān)，且不便于高頻信號(hào)的測(cè)量。 圖1.2.5測(cè)周期法測(cè)量頻率原理圖 圖1.2.6測(cè)頻法測(cè)量頻率原理圖

16、 方案三：采用等精度頻率測(cè)量法，測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化。在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)。單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無(wú)法滿足高速、高精度的測(cè)頻要求；而采用高集成度、高速的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA為實(shí)現(xiàn)高速，高精度的測(cè)頻提供了保證。 因此選用第三種方案。 1.2.5 幅度控制方案 方案一：采用數(shù)字電位器實(shí)現(xiàn)（如圖1.2.7）。分壓電阻選用數(shù)字電位器，調(diào)整數(shù)字電位器的滑動(dòng)端，即可實(shí)現(xiàn)幅度控制，很難實(shí)現(xiàn)幅度的小步進(jìn)調(diào)節(jié)，且精度較低。 圖1.2.7 數(shù)字電位器實(shí)現(xiàn)幅度控制 圖1.2.8 D/A轉(zhuǎn)換器實(shí)現(xiàn)幅度控制 方案

17、二：采用D/A轉(zhuǎn)換器實(shí)現(xiàn)（如圖1.2.8）。第一級(jí)D/A的輸出作為第二級(jí)D/A的參考電壓，以此來(lái)控制信號(hào)發(fā)生器的輸出電壓。D/A轉(zhuǎn)換器的電流建立時(shí)間將直接影響到輸出的最高頻率。因此，選用高精度的D/A轉(zhuǎn)換器，可實(shí)現(xiàn)高精度幅度控制，且步進(jìn)小。 經(jīng)比較，選用第二種方案。 1.2.6 濾波選擇方案 為使產(chǎn)生的信號(hào)平滑，采用濾波電路對(duì)波形的進(jìn)行后級(jí)處理。由于信號(hào)的頻率范圍：20Hz20KHz，所以采用低通濾波器。 方案一：采用最簡(jiǎn)單的無(wú)源RC低通濾波器。電路圖如圖1.2.9示。其特點(diǎn)是電壓放大倍數(shù)低，帶負(fù)載能力差，但電路簡(jiǎn)單。 圖1.2.9 無(wú)源RC低通濾波器 圖1.2.10 一階低通有源濾波器 方案

18、二：采用一階低通有源濾波器。電路圖如圖1.2.10示。由于引入了集成運(yùn)放，濾波器的通帶電壓放大倍數(shù)和帶負(fù)載能力得到了提高。但電路稍復(fù)雜。 綜合考慮，選用方案一。 1.2.7顯示界面方案 這是決定系統(tǒng)使用是否方便的關(guān)鍵。 方案一：采用點(diǎn)陣式液晶顯示器（LCD）顯示。雖然其功能強(qiáng)大，可顯示各種字體的數(shù)字、漢字，圖像，還可以自定義顯示內(nèi)容，但是編程復(fù)雜，需要完成大量的顯示工作。 方案二：采用發(fā)光二極管（LED）顯示。雖只能顯示非常有限的符號(hào)和數(shù)碼字，但可完全滿足本設(shè)計(jì)數(shù)字顯示的要求，且編程簡(jiǎn)單。 分析以上兩種方案的優(yōu)缺點(diǎn)，第二種方案更為方便、實(shí)用。 1.3 方案論證 1.3.1 總體思路 為滿足相位

19、測(cè)量?jī)x與數(shù)字式移位信號(hào)發(fā)生器互相獨(dú)立，不共用控制與顯示電路的要求，采用兩塊xinlinx公司生產(chǎn)的Spartan2E系列xc2s100e-6pq208芯片分別作為相位測(cè)量?jī)x與數(shù)字式移位信號(hào)發(fā)生器的主控部分進(jìn)行設(shè)計(jì)。 相位測(cè)量?jī)x設(shè)計(jì)的關(guān)鍵問(wèn)題是：如何完成相位及頻率的測(cè)量。 數(shù)字式移位信號(hào)發(fā)生器設(shè)計(jì)的核心問(wèn)題是：如何產(chǎn)生正弦波并進(jìn)行數(shù)字移相。 1.3.2 設(shè)計(jì)方案 系統(tǒng)方框圖如下： 數(shù)字式移位信號(hào)發(fā)生器 頻率/幅度/相位差顯示 FPGA信號(hào) 發(fā)生器 FPGA 測(cè)量控制儀 頻率顯示 相位差顯示 A B 相位測(cè)量?jī)x 圖1.3.1 系統(tǒng)方框圖 數(shù)字式移位信號(hào)發(fā)生器可產(chǎn)生兩路正弦波A和B，并測(cè)量?jī)尚盘?hào)的頻

20、率、幅度、相位差，還可通過(guò)按鍵在頻率、幅度、相位差顯示間自由切換；相位測(cè)量?jī)x同時(shí)測(cè)量、顯示數(shù)字式移位信號(hào)發(fā)生器的輸出信號(hào)A和B的相位差和頻率。因此，數(shù)字式移位信號(hào)發(fā)生器與相位測(cè)量?jī)x組成的系統(tǒng)完成了：移相信號(hào)發(fā)生相位差測(cè)量數(shù)字顯示相位差的功能。 2 單元電路設(shè)計(jì) 2.1 相位測(cè)量?jī)x 功能：測(cè)量并顯示A、B輸入信號(hào)間的相位差及頻率。 所需器件：采用運(yùn)放TL082，比較器LM393，Xinlinx公司生產(chǎn)的Spartan2E系列xc2s100e-6pq208芯片和數(shù)碼管。 2.1.1 原理方框圖 比較器 比較器 FPGA 測(cè)量控制器 頻率顯示 相位差顯示 運(yùn)放 運(yùn)放 B A 圖2.1.1 相位測(cè)量?jī)x

21、原理方框圖 圖2.1.1為相位測(cè)量?jī)x原理方框圖。首先將同頻信號(hào)A、B經(jīng)運(yùn)算放大器放大后，輸入到過(guò)零比較器中。經(jīng)過(guò)零比較器后的信號(hào)轉(zhuǎn)變?yōu)榉讲ㄐ盘?hào)，輸入到FPGA芯片中。通過(guò)VHDL語(yǔ)言編程、下載到FPGA芯片并燒制，實(shí)現(xiàn)了測(cè)頻、測(cè)相及頻率和相位差顯示的功能。 2.1.2 相位測(cè)量原理 被測(cè)信號(hào)A、B經(jīng)過(guò)零比較器，在信號(hào)的正極性階段產(chǎn)生脈沖A和B，整形后形成門(mén)控信號(hào)Ug，其中A開(kāi)啟主門(mén)，B關(guān)閉主門(mén)。在門(mén)控時(shí)間內(nèi)，時(shí)標(biāo)信號(hào)通過(guò)主門(mén)進(jìn)行計(jì)數(shù)顯示，可以得到被測(cè)相位的值。它的工作波形如圖示。設(shè)門(mén)控信號(hào)的開(kāi)啟時(shí)間為t，計(jì)數(shù)值為N，則： 式(2-1-1） 式中To­為時(shí)標(biāo)信號(hào)的周期。由式（2-

22、1-1）得被測(cè)相位差： 式(2-1-2) 若取fo360Hz，則每個(gè)計(jì)數(shù)脈沖表示 1o，滿足相位測(cè)量絕對(duì) 誤差2o的要求。相位測(cè)量原理圖如圖2.1.2示。 圖2.1.2相位測(cè)量原理圖 2.1.3 頻率測(cè)量原理 在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門(mén)開(kāi)啟信號(hào)（預(yù)置閘門(mén)上升沿），此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)，計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。然后預(yù)置閘門(mén)關(guān)閉信號(hào)（下降沿）到時(shí)，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束計(jì)數(shù)，完成一次測(cè)量過(guò)程?？梢钥闯?，實(shí)際閘門(mén)時(shí)間與預(yù)置閘門(mén)時(shí)間1并不嚴(yán)格相等，但差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。測(cè)量原理

23、方框圖如圖2.1.3示。設(shè)在一次實(shí)際閘門(mén)時(shí)間中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns。標(biāo)準(zhǔn)信號(hào)的頻率為fs，則被測(cè)信號(hào)的頻率為： （式2-1-3） 圖2.1.3等精度頻率測(cè)量法原理 2.1.4 電路圖分析 因比較器輸出電壓很小，在輸出端接一上拉電阻可提高輸出電壓；為保護(hù)芯片不會(huì)因電流過(guò)大而燒壞，在芯片輸入端接一限流電阻。電路圖如圖2.1.4示。 2.2數(shù)字式移相信號(hào)發(fā)生器 所謂移相是指兩種同頻的信號(hào)，以其中的一路為參考，另一路相對(duì)于該參考作超前或滯后的移動(dòng)，即稱為是相位的移動(dòng)。兩路信號(hào)的相位不同，便存在相位差，簡(jiǎn)稱相差。若我們將一個(gè)信號(hào)周期看作是3600，則相差的范圍就在0&

24、#176;360°。 2.2.1 數(shù)字移相原理 隨電子技術(shù)的發(fā)展而興起的數(shù)字移相技術(shù)，這是目前移相技術(shù)的潮流。 數(shù)字移相原理簡(jiǎn)述如下：先將任意波形信號(hào)數(shù)字化，并形成一張數(shù)據(jù)表存入FPGA芯片中，此后可通過(guò)兩片DA轉(zhuǎn)換芯片在FPGA的控制下連續(xù)地循環(huán)輸出該數(shù)據(jù)表，就可獲得兩路任意波形信號(hào)，當(dāng)兩片DA轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列完全相同時(shí)，則轉(zhuǎn)換所得到的兩路任意波形信號(hào)無(wú)相位差，稱為同相。當(dāng)兩片DA轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列不同時(shí)，則轉(zhuǎn)換所得到的兩路任意波形信號(hào)就存在著相位差。由于數(shù)據(jù)表中數(shù)據(jù)的總個(gè)數(shù)一定，因此相位差的值只與數(shù)據(jù)地址的偏移量有關(guān)。這種處理方式的實(shí)質(zhì)是：將數(shù)據(jù)地址的偏移量映射為信

25、號(hào)間的相位值。方框圖如下： 任意波形輸入 FPGA A/D D/A 相位差 圖2.2.1 數(shù)字移相原理框圖 本設(shè)計(jì)中數(shù)字式移相信號(hào)發(fā)生器可自行產(chǎn)生兩路同頻正弦波信號(hào)。由于正弦波函數(shù)表早已編輯好并存儲(chǔ)于ROM中，因此可通過(guò)軟件編程實(shí)現(xiàn)ROM地址中的數(shù)據(jù)按不同數(shù)據(jù)序列的循環(huán)輸出的功能，并經(jīng)D/A轉(zhuǎn)換后得到兩路移相正弦波。 2.2.2正弦波信號(hào)發(fā)生 2.2.2.1 正弦波的合成 對(duì)一個(gè)幅度為1的正弦波的一個(gè)周期進(jìn)行1024點(diǎn)采樣，用Matlab計(jì)算得到每一點(diǎn)對(duì)應(yīng)的幅度值，然后量化成8位二進(jìn)制數(shù)據(jù)存放在ROM中，理論上，采樣的點(diǎn)數(shù)及量化的位數(shù)越多，合成的波形精確度越高，但是，DAC7520的位數(shù)為10

26、位，量化等級(jí)最高為1024，其量化誤差已能達(dá)到要求，對(duì)于查正弦表的舍入誤差也可忽略，故不再細(xì)分。這里采用360個(gè)采樣點(diǎn)，是為了調(diào)頻時(shí)能得到較好的波形。依次取出ROM中的數(shù)據(jù)，即可得到幅度上是階梯型的正弦波。再經(jīng)過(guò)D/A轉(zhuǎn)換，便可得到連續(xù)的正弦波。 2.2.2.2 頻率調(diào)節(jié)的實(shí)現(xiàn) 直接數(shù)字頻率合成（Direct Digital Frequency Synthesis，即DDFS，一般簡(jiǎn)稱DDS）是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。 由于采用DDS技術(shù)，在ROM中存有波形一個(gè)周期的n個(gè)等間隔歸一化采樣數(shù)據(jù)，改變對(duì)ROM的掃描頻率，從而改變對(duì)ROM中數(shù)據(jù)的讀取速度，即可合成不同

27、頻率的波形，存儲(chǔ)器中存入過(guò)量的采樣值，使得采樣點(diǎn)數(shù)較少時(shí)，依然能夠得到較好的波形輸出，從而得到較高的頻率輸出。否則，采樣點(diǎn)數(shù)太少會(huì)使產(chǎn)生的波形嚴(yán)重失真。輸出波形的頻率可由式 （2-2-1）計(jì)算： 式（2-2-1） 其中，fosc為晶振頻率，k為分頻系數(shù)，360為采樣點(diǎn)數(shù)，則： 式（2-2-2） 在實(shí)現(xiàn)方法上，現(xiàn)有的晶振為50MHz，若通過(guò)按鍵預(yù)置頻率f1KHz，則f0取1KHz。由式（2-2-2）可得分頻系數(shù)k138.88，進(jìn)行四舍五入得：k139。 不同的分頻系數(shù)，對(duì)應(yīng)不同的存儲(chǔ)幅值ROM的掃描頻率fs，從而改變了對(duì)ROM中數(shù)據(jù)的讀取速度t 。已知一個(gè)周期采樣點(diǎn)數(shù)N為720個(gè)，設(shè)輸出波形的周

28、期為T(mén)，則： 式（2-2-3） 因此頻率調(diào)節(jié)的全過(guò)程可總結(jié)為： 改變預(yù)置頻率f 分頻系數(shù)k改變 對(duì)ROM的掃描頻率fs改變 讀取ROM數(shù)據(jù)的速度t改變 輸出波形周期T改變 輸出波形頻率f0改變。 圖2.2.2 數(shù)字式移相信號(hào)發(fā)生器電路圖 2.2.2.3 幅度控制、雙D/A設(shè)計(jì) 雙D/A轉(zhuǎn)換是實(shí)現(xiàn)幅度可調(diào)的關(guān)鍵。D/AC輸出電壓VDAC作為幅度控制的D/AC的參考電壓輸入，依據(jù)： 式（2-2-4） 其中：K為一常系數(shù)，N為D/AC的輸入數(shù)據(jù)。本系統(tǒng)采用的是高精度D/A轉(zhuǎn)換器DAC7520，電流建立時(shí)間為1.0s，幅度控制用10位D/A控制，最大峰峰值為5V。 2.2.2.4 濾波、顯示設(shè)計(jì) 采用

29、無(wú)源低通濾波器，濾除信號(hào)中的干擾信號(hào)。數(shù)碼管顯示幅度、頻率、相位差。 2.2.2.5 電路圖 如圖2.2.2示。 3軟件設(shè)計(jì) 3.1 開(kāi)發(fā)軟件及編程語(yǔ)言簡(jiǎn)介 系統(tǒng)采用硬件描述語(yǔ)言VHDL按模塊化方式進(jìn)行設(shè)計(jì)，并將各模塊集成于FPGA芯片中，然后通過(guò)Xilinx ISE 4.2軟件開(kāi)發(fā)平臺(tái)和ModelSim Xilinx Edition 5.3d XE仿真工具，對(duì)設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對(duì)FPGA芯片進(jìn)行編程，實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。 采用VHDL（Very High Speed Integrated Circuit Hardware Descr

30、iptipon Language）超高速集成電路硬件描述語(yǔ)言設(shè)計(jì)復(fù)雜數(shù)字電路的方法具有很多優(yōu)點(diǎn)，VHDL語(yǔ)言的設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛。 VHDL語(yǔ)言的系統(tǒng)硬件描述能力很強(qiáng)，具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)級(jí)到門(mén)級(jí)電路，而且高層次的行為描述可以與低層次的RTL描述混合使用。VHDL在描述數(shù)字系統(tǒng)時(shí)，可以使用前后一致的語(yǔ)義和語(yǔ)法跨越多層次，并且使用跨越多個(gè)級(jí)別的混合描述模擬該系統(tǒng)。因此，可以對(duì)高層次行為描述的子系統(tǒng)及低層次詳細(xì)實(shí)現(xiàn)子系統(tǒng)所組成的系統(tǒng)進(jìn)行模擬。 3.2 軟件實(shí)現(xiàn)方法 3.2.1 等精度頻率測(cè)量的實(shí)現(xiàn) 等精度測(cè)頻的實(shí)現(xiàn)方法可簡(jiǎn)化為圖3.2.1所示的框圖。CNT1和

31、CNT2是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率（fs）信號(hào)從CNT1的時(shí)鐘輸入端CLK輸入；經(jīng)整形后的被測(cè)信號(hào)（fx）從CNT2的時(shí)鐘輸入端CLK輸入。每個(gè)計(jì)數(shù)器中的CEN輸入端為時(shí)鐘使能端控制時(shí)鐘輸入。當(dāng)預(yù)置門(mén)信號(hào)為高電平（預(yù)置時(shí)間開(kāi)始）時(shí)，被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的輸出端，同時(shí)啟動(dòng)兩個(gè)計(jì)數(shù)器計(jì)數(shù)；同樣，當(dāng)預(yù)置門(mén)信號(hào)為低電平（預(yù)置時(shí)間結(jié)束）時(shí)，被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的輸出端，同時(shí)關(guān)閉計(jì)數(shù)器的計(jì)數(shù)。等精度測(cè)頻實(shí)現(xiàn)方法原理圖如圖3.2.1示。 圖3.2.1 等精度測(cè)頻實(shí)現(xiàn)方法的原理 3.2.2程序流程圖 圖3.2.2 數(shù)字式移相信號(hào)發(fā)生器程序流程圖 首先通過(guò)開(kāi)關(guān)選擇調(diào)頻、調(diào)相、調(diào)幅功能，然后相應(yīng)的

32、進(jìn)行置數(shù)或調(diào)節(jié)。調(diào)相和調(diào)頻通過(guò)撥盤(pán)碼進(jìn)行頻率和相位的預(yù)置。調(diào)幅通過(guò)兩個(gè)按鍵進(jìn)行連續(xù)的增幅和減幅.最后將相應(yīng)的數(shù)據(jù)送入數(shù)碼管顯示。數(shù)字式移相信號(hào)發(fā)生器程序流程圖如圖3.2.2。 相位測(cè)量?jī)x模塊程序流程圖如圖3.2.3示。首先判斷兩路輸入信號(hào)的上升沿，如果上升沿到達(dá)則計(jì)數(shù)器開(kāi)始計(jì)數(shù)，否則繼續(xù)等待。在計(jì)數(shù)過(guò)程中繼續(xù)判斷第二路輸入信號(hào)的上升沿是否到達(dá)，如果到達(dá)則將計(jì)數(shù)結(jié)果保存并且繼續(xù)計(jì)數(shù)，直到第一路信號(hào)的下降沿到來(lái)后停止計(jì)數(shù)。 3.3 程序清單及仿真 系統(tǒng)采用模塊化設(shè)計(jì)，數(shù)字式移相信號(hào)發(fā)生器的軟件設(shè)計(jì)分為：一個(gè)頂層映射總模塊和幅頻控制、數(shù)據(jù)ROM、譯碼、顯示四個(gè)子模塊。相位測(cè)量?jī)x程序清單與各模塊的功能

33、說(shuō)明詳見(jiàn)附錄。 開(kāi) 始 信號(hào)輸入 是否為上升沿 開(kāi)始計(jì)數(shù) 等待 Y N 第二個(gè)上升沿到來(lái) N Y 存儲(chǔ)、計(jì)數(shù) 是否為下降沿 停止計(jì)數(shù) 并顯示 Y N 圖3.2.3相位測(cè)量?jī)x模塊程序流程圖 圖3.3.1 數(shù)字移相器頂層映射原理圖 通過(guò)Xilinx的ISE4.2軟件仿真將各子模塊映射為原理圖，然后用數(shù)據(jù)線連接。如圖3.3.1示。 4 系統(tǒng)測(cè)試 4.1測(cè)試儀器： （1）FPGA實(shí)驗(yàn)儀：DP-FPGA，廣州致遠(yuǎn)電子有限公司； （2）雙信道數(shù)字示波器：綠揚(yáng)YB4365，100MHz，江蘇揚(yáng)中電子儀器廠； （3）低頻信號(hào)發(fā)生器：GFG-8216A； （4）數(shù)字萬(wàn)用表： （5）穩(wěn)壓電源： （6）WD-5 P

34、C機(jī)（P1.5G，256M內(nèi)存） 4.2 指標(biāo)測(cè)試 測(cè)試表中凡以“#”標(biāo)志代替的，均測(cè)不到數(shù)據(jù)。 測(cè)量幅值：先將數(shù)字式移相信號(hào)發(fā)生器輸出接示波器，然后將數(shù)字式移相信號(hào)發(fā)生器的撥動(dòng)開(kāi)關(guān)撥到置幅檔，調(diào)節(jié)按鈕S1，S2，增加或減小幅值。 測(cè)試方法：低頻信號(hào)發(fā)生器產(chǎn)生頻率可調(diào)的正弦波，輸入到相位測(cè)量?jī)x的輸入端A和B，調(diào)節(jié)低頻信號(hào)發(fā)生器改變輸出信號(hào)的頻率，可通過(guò)數(shù)碼管顯示測(cè)量?jī)x的實(shí)測(cè)頻率。 （1）相位測(cè)量?jī)x輸出頻率測(cè)試 測(cè)試數(shù)據(jù)如表4.2.1。 表4.2.1相位測(cè)量?jī)x輸出頻率測(cè)試表 被測(cè)量實(shí)際輸入值測(cè)量值誤差(%) 頻率 （Hz）20# 1001010.01 5005000 .006 10K10.05K

35、0.005 20K20.05K0.0025 （2）數(shù)字式移相信號(hào)發(fā)生器輸出波形測(cè)試 表4.2.2 數(shù)字式移相信號(hào)發(fā)生器輸出頻率測(cè)試表 被測(cè)量預(yù)置值實(shí)測(cè)值誤差（%） 相位差（o） (f1KHz)000 4545.360.008 125124.52-0.00384 215214.12-0.00409 359356.68-0.0065 頻率（Hz）20200 1001000 .002 10K9.24K-0.0076 20K17.30K-0.135 幅值（V） (f1KHz)0.30.298-0.0067 1.51.5000 2.52.5020.0080 3.53.5040.00114 5.05.00

36、00 （3）數(shù)字式移相信號(hào)發(fā)生器與相位測(cè)量?jī)x聯(lián)調(diào)的測(cè)試 將數(shù)字式移相信號(hào)發(fā)生器兩路信號(hào)的輸出接到相位測(cè)量?jī)x的兩輸入端，進(jìn)行數(shù)字式移相信號(hào)發(fā)生器與相位測(cè)量?jī)x聯(lián)調(diào)。 測(cè)量相位差：先將數(shù)字式移相信號(hào)發(fā)生器的A B兩輸出端與相位測(cè)量?jī)x的A B兩輸入端連接，然后設(shè)置撥碼盤(pán)，按下置數(shù)開(kāi)關(guān)，相位測(cè)量?jī)x的數(shù)碼管顯示頻率，接著撥撥動(dòng)開(kāi)關(guān)，調(diào)到置相檔，設(shè)置撥碼盤(pán)，按下置數(shù)開(kāi)關(guān)，相位測(cè)量?jī)x的兩數(shù)碼管顯示相位差和頻率。測(cè)試數(shù)據(jù)如表4.2.3。 表4.2.3 數(shù)字式移相信號(hào)發(fā)生器輸出頻率測(cè)試表 數(shù)字式移相信號(hào)發(fā)生器相位測(cè)量?jī)x誤 差 相位差（o）01.8 4545.80.0178 125125.80.0064 21521

37、5.80.0037 359359.80.0022 頻率（Hz）20# 1001000 500498-0.004 1000993-0.007 10K9.1K-0.09 20K17.9-0.105 4.3 誤差分析 4.3.1 相位誤差 4.3.1.1相位測(cè)量?jī)x的相位誤差 1 時(shí)基誤差：A/D采樣時(shí)，由于采樣時(shí)鐘不穩(wěn)定或者受到干擾的影響，采樣時(shí)間間隔不均勻，造成采得信號(hào)的時(shí)間間隔有偏差。 2 噪聲的混入：相位測(cè)試中，被測(cè)正弦信號(hào)會(huì)不可避免地混入噪聲，噪聲信號(hào)疊加于正弦信號(hào)之上，使正弦波的過(guò)零點(diǎn)發(fā)生偏移。 采用小波技術(shù)處理A/D采樣后得到的信號(hào)，對(duì)混入的采集噪聲及直流、諧波分量進(jìn)行抑除，之后用兩信號(hào)

38、最大點(diǎn)的時(shí)間間隔求取相位差，可減小誤差。 4.3.1.2 數(shù)字式移相信號(hào)發(fā)生器的相位誤差 1 相位量化誤差:由于波形是通過(guò)一系列有限的離散采樣點(diǎn)表示的，這就不可避免地引入了相位量化誤差，增加采樣點(diǎn)數(shù)可減小誤差。本設(shè)計(jì)一個(gè)周期內(nèi)取720個(gè)采樣點(diǎn)。 2 舍位引起的誤差:在DDFS中，由于對(duì)分頻系數(shù)k進(jìn)行四舍五入，會(huì)不可避免的產(chǎn)生相位誤差。 4.3.2 頻率誤差 由式(2-1-3)可知，若忽略標(biāo)頻fosc的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差為： 式 (4-3-1) 其中 fxe為被測(cè)信號(hào)頻率的準(zhǔn)確值。在測(cè)量中，由于fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升測(cè)觸發(fā)的，在閘門(mén)時(shí)間內(nèi)對(duì)fx的計(jì)數(shù)Nx無(wú)誤差 式

39、（4-3-2） 對(duì)fs的計(jì)數(shù)Ns最多相差一個(gè)數(shù)的誤差，即：|Ns|1,其測(cè)量頻率為： 式（4-3-3） 將式(2-1-3)和式（4-3-3）代入式(4-3-1)，并整理得： 式（4-3-4） 由上式可以看出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，閘門(mén)時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。 4.3.3 幅值量化誤差 由于ROM中存儲(chǔ)的數(shù)據(jù)字長(zhǎng)和D/A位數(shù)有限，所以D/A進(jìn)行幅值量化時(shí)會(huì)產(chǎn)生幅值量化誤差，增加數(shù)據(jù)字長(zhǎng)和D/A位數(shù)將可以減少這種誤差。 5結(jié)論 本系統(tǒng)完成了題目基本部分的全部要求和發(fā)揮部分的大部分要求，個(gè)別指標(biāo)由于時(shí)間有限只完成相應(yīng)的軟件和

40、硬件設(shè)計(jì)，整體調(diào)試還不夠完善。 參考文獻(xiàn)： 1 潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程M.北京：科學(xué)出版社.2002.10第一版. 2 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽組委會(huì).第五屆全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽獲獎(jiǎng)作品選編(2001)M. 北京:北京理工大學(xué)出版社.2003.1第一版. 3 張友漢.電子線路設(shè)計(jì)應(yīng)用手冊(cè)M.福建：福建科學(xué)技術(shù)出版社.2000.7第一版. 4 沈維聰，劉義菊. 數(shù)字移相技術(shù)的分析和實(shí)現(xiàn). . 附 錄: 1、元器件明細(xì)表： 名 稱參 數(shù)個(gè) 數(shù) 最小系統(tǒng)板FPGA2 電 容220uF6 0.1uF6 333PF2 電 阻10K60 5 K30 1K15 10030 集成塊AD75202 AD75242 LM3931 TLC0825 三極管901212 二極管1N40076 撥 盤(pán) 1 數(shù)碼管 3 開(kāi) 關(guān) 4 置數(shù)開(kāi)關(guān) 2 發(fā)光二極管 1 排 阻10K4 排針 8 2、程序清單 一、數(shù)字式