基于FPGA的精確時(shí)鐘同步方法

1、第41卷第10期JournalofZhejiangUniversity(EngineeringScience)浙江大學(xué)學(xué)報(bào)(工學(xué)版)Vol.41No.10Oct.2007基于FPGA的精確時(shí)鐘同步方法黃文君1,遇彬2(1.浙江大學(xué)工業(yè)控制技術(shù)國家重點(diǎn)實(shí)驗(yàn)室,浙江杭州310027;2.,杭州310027)摘要:,系統(tǒng)時(shí)鐘硬件同步方法.,采用硬件描述語言(VHDL)和現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)時(shí)鐘同步算法等模塊,為嵌入式實(shí)時(shí)控制系統(tǒng)構(gòu),、同步精度低等問題.,實(shí)際測(cè)試數(shù)據(jù)表明系統(tǒng)各節(jié)點(diǎn)達(dá)到了亞微,.關(guān)鍵詞:;工業(yè)以太網(wǎng);現(xiàn)場(chǎng)可編程邏輯門陣列;實(shí)時(shí)控制系統(tǒng)中圖分類號(hào):TP393文獻(xiàn)標(biāo)識(shí)碼:A文章

2、編號(hào):1008-973X(2007)10-1697-04MethodforprecisetimesynchronizationbasedonFPGAHUANGWen2jun1,YUBin2(1.StateKeyLaboratoryofIndustrialControlTechnology,ZhejiangUniversity,Hangzhou310027,China;2.InstituteofAdvancedProcessControl,ZhejiangUniversity,Hangzhou310027,China)Abstract:Ahardware2basedprecisetimesync

3、hronizationmethodforthedistributedcontrolsystem(DCS)basedonindustrialEthernetwasproposedtorealizesynchronousmeasurementandreal2timecontrol.U2singhigh2speeddigitalcircuits,e.g.field2programmablegatearray(FPGA),hardware2basedstrategywasdesignedforimplementingthetimesynchronizationprotocoldefinedinIEEE

4、1588.Timestampcapturemodule,oscillatorfrequencycompensationmodule,timesynchronizationalgorithmandetc,wereallcodedwithhigh2speedintegratedcircuithardwaredescriptionlanguage(VHDL).Problemswiththetraditionaltimesynchronizationmethodbasedonembeddedsoftwareweresolved,suchasuncertaintimedelayoftim2estampa

5、ndlowtimeaccuracy.Aprecisetimesynchronizationsolutionfortheembeddedcontrollerwasprovidedsuccessfully.TestandexperimentsinDCSshowedhightimeaccuracyandhighstability,andtimeaccuracyreachedthesub2microsecondrange.Keywords:precisetimesynchronization;industrialEthernet;field2programmablegatearray(FPGA);re

6、2al2timecontrolsystem時(shí)鐘同步是基于網(wǎng)絡(luò)的分布式實(shí)時(shí)控制系統(tǒng)數(shù)據(jù)調(diào)度和任務(wù)的核心技術(shù)之一,它提供一種確定事件發(fā)生時(shí)間的先后順序的機(jī)制,以保證節(jié)點(diǎn)發(fā)送和接收消息、控制、事故記錄等在時(shí)間邏輯上是完全正收稿日期:2007-02-06.確、可信的.傳統(tǒng)的基于嵌入式軟件的集成分布式系統(tǒng)的時(shí)間同步方案(如NTP)很難達(dá)到亞微秒級(jí)的同步精度,很難滿足高實(shí)時(shí)性的同步數(shù)據(jù)采集、控制和分析的要求.浙江大學(xué)學(xué)報(bào)(工學(xué)版)網(wǎng)址:基金項(xiàng)目:國家創(chuàng)新群體基金資助項(xiàng)目(60421002).作者簡(jiǎn)介:黃文君(1972-),男,浙江上虞人,高級(jí)工程師,從事自動(dòng)控制技術(shù)、實(shí)時(shí)分布式控制系統(tǒng)、工業(yè)以太網(wǎng)技術(shù)的研

7、究與開發(fā).E2mail:wjhuang© 1994-2010 China Academic Journal Electronic Publishing House. All rights reserved. 1698浙江大學(xué)學(xué)報(bào)(工學(xué)版)第41卷戳的精度又要大打折扣.隨著網(wǎng)絡(luò)傳輸速率的提升,在由直通型交換設(shè)備組建的以太網(wǎng)中,通訊鏈路的傳輸延遲時(shí)間的不確定性越來越小,這導(dǎo)致時(shí)間戳本身的精度對(duì)同步精度的影響明顯加大.時(shí)間戳本身的精度是由時(shí)間戳的獲取方式?jīng)Q定的,在上述的基于嵌入式軟件的方案中,絡(luò)層和數(shù)據(jù)鏈路層之間,.常精確,每次校正后二者偏差為零,由于驅(qū)動(dòng)時(shí)鐘計(jì)數(shù)器的晶振的頻率并不完全一致

8、,2個(gè)標(biāo)稱頻率相同的晶振的實(shí)際頻率之間的微小差別會(huì)導(dǎo)致從時(shí)鐘和主時(shí)鐘的偏差隨時(shí)間的變化逐漸增加,這種漂移在高精度同步的情況下是不能容許的.若要調(diào)節(jié)從時(shí)鐘的晶振頻率使得它與主時(shí)鐘晶振頻率相同,或者采用模擬電路,采用具有頻率調(diào)節(jié)功能的時(shí)鐘振蕩源來驅(qū)動(dòng)時(shí)鐘計(jì)數(shù)器;或者采用數(shù)字電路,用硬件電路實(shí)現(xiàn)一個(gè)算法,其效果相當(dāng)于采用頻率不可調(diào)整的晶振和少量數(shù)字電路搭建一個(gè)等效的頻率可調(diào)的時(shí)鐘計(jì)數(shù)器.采用數(shù)字電路更為廉價(jià)和方便.從上述分析可以看出,采用數(shù)字電路硬件有助于大幅提升時(shí)鐘同步精度,而且硬件電路的優(yōu)勢(shì)是基于嵌入式軟件的方案無法達(dá)到的.本文設(shè)計(jì)了一種基于FPGA和硬件描述語言(VHDL)的時(shí)鐘同步系統(tǒng),發(fā)揮

9、了硬件電路在獲取時(shí)間戳和晶振頻率糾偏方面的優(yōu)勢(shì),實(shí)現(xiàn)了比基于嵌入式軟件的方案更為精確的時(shí)鐘同步.1.2基于FPGA的時(shí)鐘同步方案設(shè)計(jì)現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)采用硬件邏輯門陣列和語言編程方式(VHDL)實(shí)現(xiàn)信號(hào)的輸入、輸出及信息處理,具有ns級(jí)別的數(shù)據(jù)處理和運(yùn)算能力.本文設(shè)計(jì)的基于FPGA的時(shí)鐘同步系統(tǒng)的結(jié)構(gòu)如圖1所示,它包含一個(gè)主時(shí)鐘節(jié)點(diǎn),若干從時(shí)鐘節(jié)點(diǎn),其中主時(shí)鐘節(jié)點(diǎn)上帶有GPS(globalposi2IEEE1588標(biāo)準(zhǔn)定義了一個(gè)能夠在測(cè)量和控制系統(tǒng)中實(shí)現(xiàn)精確的時(shí)鐘同步的協(xié)議,它利用網(wǎng)絡(luò)的通訊鏈路實(shí)現(xiàn)時(shí)鐘同步,無需其他的同步線纜和額外投入,能達(dá)到較高的同步精度1.IEEE1588能

10、夠在所有支持多播的網(wǎng)絡(luò)上實(shí)現(xiàn),特別適合于以太網(wǎng).在工業(yè)以太網(wǎng)架構(gòu)分布式控制系統(tǒng)中,基于嵌入式軟件的方案由于受到數(shù)據(jù)幀多級(jí)緩沖時(shí)延不穩(wěn)定、晶振頻率漂移、中斷服務(wù)程序響應(yīng)時(shí)間等因素限制很難達(dá)到微秒級(jí)的同步精度.針對(duì)這一情況,本文結(jié)合工業(yè)以太網(wǎng)在實(shí)時(shí)控制系統(tǒng)中的應(yīng)用,采用IEEE1588同步算法設(shè)計(jì)了一種基于FPGA時(shí)鐘同步方案,采用硬件描述語言亞微秒級(jí)的精確同步,數(shù)據(jù)采集、1基于FPGA的時(shí)鐘硬件同步方案1.1硬件電路實(shí)現(xiàn)時(shí)鐘同步方法分布式控制系統(tǒng)時(shí)鐘是用計(jì)數(shù)器來實(shí)現(xiàn)的,判定2個(gè)時(shí)鐘是否同步有2條標(biāo)準(zhǔn):一是兩者計(jì)數(shù)器的數(shù)值是否相等,二是兩者計(jì)數(shù)器數(shù)值的增加速度是否相等.根據(jù)IEEE1588,要使從

11、時(shí)鐘同步于主時(shí)鐘,首先要確定從時(shí)鐘與主時(shí)鐘的偏差.這個(gè)偏差值是根據(jù)數(shù)據(jù)包發(fā)送時(shí)間戳和接收時(shí)間戳的偏差來計(jì)算的,它的精度受到2個(gè)因素的影響:一是網(wǎng)絡(luò)通訊鏈路傳輸延遲時(shí)間的不確定性,二是時(shí)間戳本身的精度.在基于嵌入式軟件的時(shí)鐘同步方案中,時(shí)鐘計(jì)數(shù)器由CPU自身的計(jì)數(shù)器來實(shí)現(xiàn),時(shí)間戳的獲取點(diǎn)位于整個(gè)軟件系統(tǒng)的最底層,即中斷層2.CPU發(fā)送數(shù)據(jù)包時(shí),先將待發(fā)送數(shù)據(jù)寫入網(wǎng)卡芯片的發(fā)送緩沖區(qū)中,然后向網(wǎng)卡發(fā)出發(fā)送命令,同時(shí)讀取計(jì)數(shù)器值作為該數(shù)據(jù)包的發(fā)送時(shí)間戳,由以太網(wǎng)的介質(zhì)訪問特性可知,這個(gè)時(shí)間戳并不是該數(shù)據(jù)包發(fā)出的真正時(shí)間,而且這個(gè)時(shí)間戳與該數(shù)據(jù)包發(fā)出的真正時(shí)間的差值也是不確定的.CPU通過響應(yīng)網(wǎng)卡中斷

12、接收數(shù)據(jù)包,在中斷處理程序中,讀取計(jì)數(shù)器值作為該數(shù)據(jù)包的接收時(shí)間戳,但這個(gè)時(shí)間戳并不是接收到該數(shù)據(jù)包的第一個(gè)比特時(shí)的時(shí)間戳,所以還要減去數(shù)據(jù)包的長(zhǎng)度(單位:比特)與傳輸每一個(gè)比特所需的時(shí)間之積,得到實(shí)際的接收時(shí)間戳,由于CPU的中斷響應(yīng)時(shí)間是不確定的,這個(gè)時(shí)間戳還不是接收該數(shù)據(jù)包的真正時(shí)間,其不確定性依CPU的速度和操作系統(tǒng)的不同而不同.若網(wǎng)卡在接收到與時(shí)鐘同步相關(guān)的數(shù)據(jù)包時(shí),網(wǎng)卡芯片的緩存中還有其他未被CPU處理的數(shù)據(jù)包,則上述接收時(shí)間圖1時(shí)鐘同步系統(tǒng)示意圖Fig.1Systemarchitectureofsynchronizationsystem© 1994-2010 China

13、 Academic Journal Electronic Publishing House. All rights reserved. 第10期黃文君,等:基于FPGA的精確時(shí)鐘同步方法1699tionsystem)接收機(jī).GPS接收機(jī)發(fā)出的秒脈沖信時(shí)鐘同步等功能.通用CPU接口為嵌入式實(shí)時(shí)控制系統(tǒng)提供高精度的硬件時(shí)鐘訪問接口.MII接口共有18個(gè)信號(hào),它們分別是用于發(fā)送號(hào)將主時(shí)鐘同步于UTC(universaltimecoordina2ted),從時(shí)鐘通過以太網(wǎng)的通訊鏈路同步于主時(shí)鐘.網(wǎng)絡(luò)拓?fù)錇樾切?以直通型交換機(jī)或集線器(HUB)作為交換設(shè)備.系統(tǒng)中節(jié)點(diǎn)的內(nèi)部結(jié)構(gòu)如圖2所示.每個(gè)節(jié)點(diǎn)包含C

14、PU、以太網(wǎng)媒體訪問控制(mediaaccesscon2trol,MAC)器、以太網(wǎng)物理層收發(fā)器、FPGA等4種主要芯片.物理層收發(fā)器和MAC控制器通過標(biāo)準(zhǔn)的MII(mediaindependentinterface)接口相連,CPU通過總線與MAC控制器和FPGA.層收發(fā)器、MAC控制器和CPU,數(shù)據(jù)的TXCLK、TXD3:0、TXEN、TXER,用于接收數(shù)據(jù)的RXCLK、RXD3:0、RXDV、RXER,此外還有CRS和COL,MDIO和MDC.TXCLK,發(fā)送數(shù)據(jù)3、TXERK是從接收到的信號(hào)中恢,接收數(shù)據(jù)RXD3:0、接收有和接收差錯(cuò)RXER都同步于RXCLK;載波監(jiān)聽CRS和碰撞檢測(cè)

15、COL既不同步于時(shí)鐘TX2(b)和(c)CLK,也不同步于時(shí)鐘RXCLK.圖4(a)、分別是正常發(fā)送數(shù)據(jù)、正常接收數(shù)據(jù)和數(shù)據(jù)包發(fā)生碰撞時(shí)相關(guān)的MII接口信號(hào)的波形.MII接口發(fā)送數(shù)據(jù)寬度是4位(稱為Nibble),以小端方式組裝,即每個(gè)字節(jié)的低4位為第一個(gè)Nibble,高4位為第二個(gè)Nibble,物理層電路發(fā)送數(shù)據(jù)時(shí),首先發(fā)送每個(gè)圖2節(jié)點(diǎn)電路結(jié)構(gòu)圖Fig.2HardwarearchitectureofclocknodeNibble的最低位,最后發(fā)送每個(gè)Nibble的最高位,接收數(shù)據(jù)時(shí)也按這個(gè)規(guī)則來組裝.在發(fā)送端,每次發(fā)送數(shù)據(jù)包時(shí),在向物理介質(zhì)上發(fā)送數(shù)據(jù)位之前,必須先發(fā)送64位的前導(dǎo)碼,用于接收

16、端電路恢復(fù)時(shí)鐘信號(hào),使得接收端的時(shí)鐘信號(hào)頻率與發(fā)送端相等.前導(dǎo)碼的比特序列為1010101010101010,共62位,緊跟以2位11作為數(shù)據(jù)幀的起始定界符.用FPGA監(jiān)聽MII接口中與發(fā)送相關(guān)的信號(hào),捕捉位于緊跟前FPGA內(nèi)部結(jié)構(gòu)如圖3所示,它是整個(gè)同步系統(tǒng)的核心器件,完成時(shí)間戳的獲取和晶振的糾偏功能.FPGA通過監(jiān)聽和分析MII接口上的信號(hào)來確定數(shù)據(jù)包的發(fā)送時(shí)間戳和接收時(shí)間戳.根據(jù)IEEE802.3標(biāo)準(zhǔn),MII接口位于介質(zhì)訪問子層和物理層之間,是一種簡(jiǎn)單、廉價(jià)、易于實(shí)現(xiàn)的電氣接口,它支持10和100Mbps2種傳輸速率,它的存在使得同一種介質(zhì)訪問控制器能夠?qū)Ψ瞧帘坞p絞線、屏蔽雙絞線、光纖等

17、多種物理傳輸介質(zhì)進(jìn)行訪問和控制3.基于FPGA的時(shí)間同步方案內(nèi)部采用結(jié)構(gòu)化的硬件描述語言設(shè)計(jì)了MII兼容的以太網(wǎng)發(fā)送/接收時(shí)間戳捕獲器、晶振頻率補(bǔ)償器、時(shí)鐘同步控制器、通用CPU接口、測(cè)試接口等模塊,其中時(shí)鐘同步控制器實(shí)現(xiàn)了各個(gè)模塊之間的數(shù)據(jù)高速交換、網(wǎng)絡(luò)傳輸延遲濾波和基于IEEE1588的同步運(yùn)算,并將運(yùn)算結(jié)果作用于其他模塊以實(shí)現(xiàn)晶振頻率補(bǔ)償、圖3FPGA模塊結(jié)構(gòu)圖Fig.3ModulearchitectureinFPGA圖4MII波形圖Fig.4MIIwaveform© 1994-2010 China Academic Journal Electronic Publishing

18、House. All rights reserved. 1700浙江大學(xué)學(xué)報(bào)(工學(xué)版)第41卷率的補(bǔ)償4.q和r越大,加數(shù)的改變對(duì)累加器發(fā)生溢出的頻率的影響越小,對(duì)晶振頻率的補(bǔ)償越精細(xì).在本文設(shè)計(jì)的系統(tǒng)中,取p=64,前32位表示秒,后32位表示微秒,q=r=32,對(duì)晶振頻率補(bǔ)償?shù)牟竭M(jìn)值小于3×10-8.利用硬件描述語言,FP完成了2個(gè)用一般CPU無法完成的工作.II接口處獲取時(shí)間導(dǎo)碼之后的2個(gè)連續(xù)的高電平,即可準(zhǔn)確地確定正在發(fā)送的數(shù)據(jù)包的發(fā)送時(shí)間戳.如果發(fā)生碰撞,該數(shù)據(jù)包需要重發(fā).重發(fā)時(shí)還是要先發(fā)送前導(dǎo)碼,于是可以獲取一個(gè)新的準(zhǔn)確的發(fā)送時(shí)間戳.由此可見,這種使用FPGA獲取發(fā)送時(shí)間

19、戳的方法消除了網(wǎng)絡(luò)中隨機(jī)發(fā)生的碰撞造成的影響,能大幅提高發(fā)送時(shí)間戳的獲取精度.以100Mbps以太網(wǎng)為例,TXCLK為25MHz,發(fā)送時(shí)間戳的精度小于40ns.當(dāng)一個(gè)時(shí)槽的長(zhǎng)度是512位,即5.12s時(shí),若網(wǎng)絡(luò)上發(fā)生碰撞,則發(fā)送時(shí)間戳的精度必然不會(huì)好于5.12在接收端,以消除CPU響,遲造成的影響.100以太網(wǎng)為例,RX2CLK為25MHz,40ns.在基于嵌入式軟件的方案中,假設(shè)CPU為ARM7TDMI內(nèi)核,運(yùn)行于50MHz,在沒有操作系戳,.,根據(jù),即存儲(chǔ)在頻率補(bǔ)償時(shí)鐘中的加數(shù)寄存器中的值,從而達(dá)到了對(duì)時(shí)鐘計(jì)數(shù)器的數(shù)值進(jìn)行控制的目的.由于對(duì)網(wǎng)絡(luò)傳輸延遲的濾波也在FPGA中完成,CPU無法對(duì)

20、時(shí)鐘計(jì)數(shù)器的運(yùn)行進(jìn)行干預(yù),只負(fù)責(zé)驅(qū)動(dòng)MAC控制器完成相關(guān)的通訊功能.CPU和FPGA之間有接口電路,CPU對(duì)FPGA的統(tǒng)的情況下,其中斷響應(yīng)時(shí)間為20400ns;如果嵌入式軟件采用基于操作系統(tǒng)的消息處理,即使排除數(shù)據(jù)包在MAC控制器緩存中的延遲的影響,接收時(shí)間戳的響應(yīng)時(shí)間精度也不會(huì)優(yōu)于1s.FPGA中包含頻率補(bǔ)償時(shí)鐘模塊,它利用數(shù)字訪問等效于對(duì)片外內(nèi)存的讀寫操作,CPU可以通過這個(gè)接口完成本地時(shí)鐘屬性設(shè)定、時(shí)鐘初值設(shè)定、時(shí)鐘運(yùn)行狀態(tài)讀取、某一事件的預(yù)定發(fā)生時(shí)間寫入、已發(fā)生事件的時(shí)間戳讀取等操作.電路硬件代替了模擬電路,實(shí)現(xiàn)了晶振糾偏功能,克服了晶振漂移,使得普通的廉價(jià)晶振也能用于精確的時(shí)鐘同步

21、.頻率補(bǔ)償時(shí)鐘的原理如圖5所示,它由一個(gè)p位時(shí)鐘計(jì)數(shù)器、一個(gè)q位累加器和一個(gè)r位加數(shù)寄存器構(gòu)成.每個(gè)晶振周期,累加器將自身的值與存儲(chǔ)在加數(shù)寄存器中的值相加,結(jié)果存儲(chǔ)在累加器中,同時(shí)產(chǎn)生一個(gè)進(jìn)位標(biāo)志位表示這次的加法操作是否溢出,如果發(fā)生溢出,則在下一個(gè)晶振周期,時(shí)鐘計(jì)數(shù)器增加一個(gè)增量,這個(gè)增量就是整個(gè)頻率補(bǔ)償時(shí)鐘的分辨率;如果沒有溢出,則在下一個(gè)晶振周期,時(shí)鐘計(jì)數(shù)器保持原值.單位時(shí)間內(nèi)時(shí)鐘計(jì)數(shù)器數(shù)值增加的次數(shù)是由加數(shù)寄存器的值和晶振頻率共同決定的,改變存儲(chǔ)在加數(shù)寄存器中的加數(shù),就改變了累加器進(jìn)行加法操作時(shí)發(fā)生溢出的頻率,從而改變了時(shí)鐘計(jì)數(shù)器數(shù)值增加的頻率,實(shí)現(xiàn)了對(duì)晶振頻2測(cè)試方法與應(yīng)用驗(yàn)證模擬基

22、于工業(yè)以太網(wǎng)的分布式控制系統(tǒng),搭建應(yīng)用工業(yè)以太網(wǎng)的時(shí)鐘同步測(cè)試系統(tǒng),動(dòng)態(tài)測(cè)試方式如圖6所示.采用基于FPGA的時(shí)鐘同步方案與嵌入式CPU接口模擬應(yīng)用系統(tǒng),另有第三方的測(cè)試電路模塊與之配合.測(cè)試電路模塊定期向FPGA發(fā)出一個(gè)測(cè)試脈沖,包括主時(shí)鐘的FPGA和待測(cè)的若干從時(shí)鐘的FPGA,每個(gè)FPGA都有一個(gè)端口被連接到一根公共的銅導(dǎo)線上.這個(gè)同時(shí)傳播到所有FPGA的測(cè)試脈沖被每個(gè)FPGA同步于自身的邏輯電路,然后用邊沿觸發(fā)器記錄下當(dāng)前的時(shí)鐘計(jì)數(shù)器的數(shù)值.測(cè)試電路模塊將這些數(shù)值讀回,用串口發(fā)回測(cè)試計(jì)算機(jī)進(jìn)行記錄和分析.圖5頻率補(bǔ)償時(shí)鐘結(jié)構(gòu)圖Fig.5Architectureoffrequencycom

23、pensationclock圖6測(cè)試系統(tǒng)示意圖Fig.6Testembeddedsystem(下轉(zhuǎn)第1742頁)© 1994-2010 China Academic Journal Electronic Publishing House. All rights reserved. 1742浙江大學(xué)學(xué)報(bào)(工學(xué)版)第41卷WANGYu2tao,YANQiy2an,YANGGang,etal.Multi2steppredictionofmoltenironsiliconcontentinblastfurnaceusingdynamicneuralnetworkJ.ChineseJourna

24、lofScientificInstrument,2006,11:1448-1451.6王振龍.時(shí)間序列分析M,北京:中國統(tǒng)計(jì)出版社,2000.7石揚(yáng),張燕平,趙姝,等.挖掘研究J.,42(1):201-203.SHI,Shu,etal.Re2seriesdataminingbasedEngineeringandAppli242(1):201-203.8JLi,MENENTIM.Responseofvegetationphoto2syntheticactivitytonetradiationandrainfall:acasestudyonthetibetanpiateaubymeansoffou

25、rieranalysisofMODISFAPARTimeSeriesJ.AdvancesinEarthScience,2006,12:1254-1260.9徐東,劉志陽,徐奉臻.我國證券投資基金羊群行為的實(shí)證分析(199922004)J.哈爾濱工業(yè)大學(xué)學(xué)報(bào),2006,38:2132-2134.XUDong,LIUZhi2yang,XUFeng2zhen.Empiricalre2searchonherdbehaviorofsecurityinvestmentfundinChinabasedonLSVandTSP(199922004)J.JournalofHarbinInstituteofTech

26、nology,2006,38:2132-2134.10梅長(zhǎng)林,周家良.實(shí)用統(tǒng)計(jì)方法M.北京:科學(xué)出版爐溫的因素眾多,可建立的模型方法也很多,但是要實(shí)現(xiàn)基于模型的預(yù)測(cè)控制,數(shù)學(xué)模型必需包含3類變量,即:初始變量、狀態(tài)變量和控制變量,才能夠達(dá)到爐溫w(Si)的閉環(huán)控制.更進(jìn)一步的模型控制研究表明,成功的爐溫預(yù)測(cè)控制方程必須建立機(jī)理模型、推理模型和數(shù)理模型遞階式智能化集成的基礎(chǔ)上才能夠?qū)崿F(xiàn),這些模型的互動(dòng)將另文闡述.參考文獻(xiàn)(References):1劉祥官,劉芳.高爐煉鐵過程優(yōu)化與智能控制系統(tǒng)M.北京:冶金工業(yè)出版社,2003.2羅世華,劉祥官.J物理學(xué)報(bào),2006,55(7):3343-LUOS

27、hi2Hua,LIUThefstructureofsiliconfurnaceJ.Ac2taPhysica55(7):3343-3347.3吳懷宇.M.武漢:武漢大學(xué)出版社,2004.4郜傳厚,周志敏,邵之江.高爐冶煉過程的混沌性解析J.物理學(xué)報(bào),2005,54(04):1490-1494.GAOChuan2hou,ZHOUZhi2min,SHAOZhi-Jiang.Chaoticanalysisforblastfurnaceiron2makingprocessJ.ActaPhysicaSinica,2005,54(04):1490-1494.5王玉濤,嚴(yán)其艷,楊鋼,等.高爐鐵水含硅量的動(dòng)態(tài)神經(jīng)網(wǎng)絡(luò)多步預(yù)報(bào)J.儀器儀表學(xué)報(bào),2006,1:1448-1451.社,2002.(上接第1700頁)本文設(shè)計(jì)的時(shí)鐘同步系統(tǒng)運(yùn)行在10Mbps以太網(wǎng)上,采用無數(shù)據(jù)幀緩沖的HUB互連各個(gè)設(shè)備,共有1個(gè)主節(jié)點(diǎn)和10個(gè)從節(jié)點(diǎn).在連續(xù)20d的長(zhǎng)期測(cè)試中積累的測(cè)試數(shù)據(jù)顯示,從時(shí)鐘相對(duì)主時(shí)鐘的偏差的平均值小于±35ns,標(biāo)準(zhǔn)差小于100ns,峰值小于±500ns,這說明同步精度已經(jīng)達(dá)到亞微秒級(jí).同步時(shí)間誤差測(cè)試曲線見圖7.圖中:e為同步誤差,n為測(cè)試次數(shù).以方便地與嵌入式實(shí)時(shí)控制系統(tǒng)集成應(yīng)用.由于設(shè)備所限,本文只完成了在10Mbps以太