EDA程序改錯題

1、程序改錯題1. 已知 sei 為 STD_L0GIC_VECT0R(1 DOWNTO 0)類型的信號，而 a b、c、d、 q 均為 STD_LOGIC 類型的信號，請判斷下面給出的 CASE 語句程序片段：CASE sei ISWHE“N 00” =>q<=a；WHE“N 01 ” =>q<=b；WHE“N 10” =>q<=c；WHE“N 11 ” =>q<=d；END CASE；答案：CASE語句缺“ WHEN OTHERS語句。2. 已知 datan1, datan2為 STD_LOGIC_VECTOR(15 DOWNTO 0) 類型的輸

2、入 端口，data_out為 STD_LOGIC_VECTOR(15 DOWNTO 0)類型的輸出端口， add_sub為STD_LOGIC類型的輸入端口，請判斷下面給出的程序片段：LIBRARY IEEE ；USE ；ENTITY add ISPORT(data_in1 , data_in2： IN INTEGER ；data_out： OUT INTEGER)；END add；ARCHTECTURE add_arch OF add ISCONSTANT a:INTEGER<=2 ；BEGINdata_out<=( data_in1+ data_in2) * a；END adds

3、ub_arch；答案：常量聲明時(shí)賦初值的“ <=”符號應(yīng)改用“ := ”符號。3已知Q為STD_LOGIC類型的輸出端口，請判斷下面的程序片段：ARCHITECTURE test_arch OF test ISBEGINSIGNAL B ： STD_LOGIC ；Q<= B ；END test_arch答案：信號 SIGNAL 的聲明語句應(yīng)該放在 BEGIN 語句之前。4.已知 A 和 Q 均為 BIT 類型的信號，請判斷下面的程序片段：ARCHITECTURE archtest OF test ISBEGINCASE A ISWHEN0'=>Q<=；1'

4、;WHEN1'=>Q<=；0'END CASE；END archtest；答案：CASE語句應(yīng)該存在于進(jìn)程 PROCESS內(nèi)。三.判斷改錯題（3分X 6題）（評分標(biāo)準(zhǔn)：給出正確答案1分/題；答案基本正確分/題。）1 已知 A 和 Q 均為 BIT 類型的信號，請判斷下面的程序片斷： ARCHITECTURE test OF test ISBEGINCASE A ISWHEN '0' => Q <= '1' ；WHEN '1' => Q <= '0' ；END CASE ；END

5、test ；【參考答案】： CASE 語句應(yīng)該存在于進(jìn)程 PROCESS 內(nèi)。2 已知 start 為 STD_LOGIC 類型的信號， sum 是 INTEGER 類型的信號，請判斷下面 的程序片斷：PROCESS （start）BEGINFOR i IN 1 TO 9 LOOPsum := sum + i ；END LOOP ；END PROCES；S【參考答案】：sum是信號，其賦值符號應(yīng)該由“:=”改為“ <=”。3 已知 Q 為 STD_LOGIC 類型的輸出端口，請判斷下面的程序片斷： ARCHITECTURE test OF test ISBEGINSIGNAL B ： S

6、TD_LOGIC ；Q <= B ；END test ；【參考答案】： 信號 SIGNAL 的申明語句應(yīng)該放在 BEGIN 語句之前。4 已知 A 和 B 均為 STD_LOGIC 類型的信號，請判斷下面的語句：A <= '0' ；【參考答案】：不定態(tài)符號應(yīng)該由小寫的 x'改為大寫的 X '。5 已知 A 為 INTEGER 類型的信號， B 為 STD_LOGIC 類型的信號，請判斷下面的程 序片斷：ARCHITECTURE test OF test ISBEGINB <= A ；END test ；【參考答案】：A和B的數(shù)據(jù)類型不一致，不能

7、相互賦值。6.已知sei 是STD_L0GIC_VECT0R(1 DOWN類型信言號，而 a、b、c、d、q均為STD_LOGI類型信號，請判斷下面給出的CAS語句:?CASE sei ISWHEN“00”=> q <= aWHEN“01”=> q <= b?WHE N“ 1 0”=> q <= c?WHEN“11”=> q <= d?END CASE；參考答案】：CASE語句缺“ WHEN OTHER語句。四、判斷下面程序中是否有錯誤，若有錯誤請改正；1、SIGNAL A,EN:STD_L0GIC;PR0CESS(A,EN)VARIABLE B

8、:STD_L0GIC;BEGINIF EN=1' THENB<=A;END ;END PR0CESS;2、RCHITECTURE 0NE 0F SAMPLE IS VARIABLE A， B， C： INTEGER； BEGINC<=A+B；END ;五、判斷下列程序是否有錯誤，如有則指出錯誤所在(10 分)程序：LIBRARY IEEE;USEzyt12 ISPORT(R,EN,CP: IN bit;Q: BUFFER STD_LOGIC_VECTOR(0 DOWNTO 3); CO: OUT STD_LOGIC); END zyt;ARCHITECTURE c10 OF

9、 zyt12 BEGINCO<='1' WHEN(EN='1' AND Q="1011") ELSE ； '0'PROCESS(R,CP)BEGINIF R='1' THENQ<="0000"ELSIF (CP'EVENT AND CP<='1') THENIF EN='0' THENQ<=Q;ELSIF Q="1011" THEN Q<= 0000' ;ELSE Q:=Q+1; END IF;

10、 END PROCESS; END one; 仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE;- 1USE - 2ENTITY LED7SEG IS- 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11

11、BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19WHEN "0000" => LED7S <= "0111111"- 20WHEN "0001" => LED7S <= "0000110"- 21WHEN "0010" =>

12、; LED7S <= "1011011"- 22WHEN "0011" => LED7S <= "1001111"- 23WHEN "0100" => LED7S <= "1100110"- 24WHEN "0101" => LED7S <= "1101101"- 25WHEN "0110" => LED7S <= "1111101"- 26WHEN "

13、0111" => LED7S <= "0000111"- 27WHEN "1000" => LED7S <= "1111111"- 28WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在兩處錯誤，試指出，并說明理由：第 14 行 TMP 附值錯誤第 29 與 30 行之間，缺少 WHEN OTHERS 語句2. 修改相應(yīng)行的程序

14、：錯誤 1 行號： 9 程序改為：TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);錯誤 2 行號： 29 程序改為： 該語句后添加 WHEN OTHERS => LED7S <= "00000001、LIBRARY IEEE;USEUSEENTITY CNT4B ISPORT (CLK，RST，ENA: IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQ

15、I : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, RST, ENA)IF RST = '1' THEN CQI <= '0000'ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = "1" THEN CQI <= CQI + 1;ELSE CQI <= "0000"END IF;OUTY <= CQI ;END PROCESS;COUTV=CQI(0) AND CQI(1) AND CQI

16、(2) AND CQI (3);END behav;2、LIBRARY IEEE;USEUSEUSE CLK_6D ISPORT (CLK,RST: IN STD_LOGIC;CLK_OUT: OUT STD_LOGIC);END CLK_6D;ARCHITECTURE ONE OF CLK_6D IS"0000"'1'END IF;VARIABLE TEMP:STD_LOGI(SIGNALPROCESS(CLK)VARIABLE CNT6D: INTEGER RANGE 0 TO 3;CONSTANT SIGN: INTEGER:=2;BEGINIF (R

17、ST =“ 1” ) THEN TEMP <= “0” ;'1' , 'O'ELSIF CLK'EVENT AND CLK='1' THEN(CLK'EVENT AND CLK='1')IF (CNT6D = SIGN) THENCNT6D := 0;TEMP <= NOT TEMP;ELSE CNT6D := CNT6D+1;END IF;END IF;END PROCESS;CLK_OUT <= TEMP;END ONE;3、library ieee;use en coder isy:out

18、std_logic_vector(2 dow nto 0)port(b;_ in std_logic(7 downto 0); b:in stdogic_vector(7downto 0)y_out stdo gic(2 dow nto 0);end en coder;architecture one of encoder is beginprocess (b)when others => null;end case;end process;end one;4、LIBRARY IEEE;USE ENTITY counter IS PORT ( reset: IN STD_LOGIC; c

19、lock: IN STD_LOGIC;num: buffer integer range 0 to 3； 多一個(gè)“； ”);END;ARCHITECTURE behav OF jishu IS jishu 改為 counterBeginProcess(reset,clock)BeginIf reset= '1' thennum<=0;Elsif rising_edge(clock) thenIf num=3 the nnum<=0;else少 end if;num<二nu m+1;end if;end process;end;5、LIBRARY IEEE;US

20、EUSE ;ENTITY LX3_2 ISPORT(CLK,CLR,OE:IN BIT;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_2;ARCHITECTURE struc OF LX3_2 ISVARIABLE Q_TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNALBEGINPROCESS(CLR)PROCESS(CLK)BEGINIF CLR='0' THEN Q_TEMP<='00000000'"00000000"ELSIF CLK='1' THENQ_TEMP<=D;ELSE Q_TEMP<=Q_TEMP;END IF;END PROCE