基于FPGA的VGA顯示控制器的實現(xiàn)

1、基于 FPGA 的 VGA 顯示控制器的實現(xiàn)孫艷,孫愛良 *,王紫婷(蘭州交通大學(xué)電子與信息工程學(xué)院甘肅蘭州,730070(*蘭州交通大學(xué)實驗室管理處甘肅蘭州,730070摘要:VGA 作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。 本論文依據(jù) VGA 接口設(shè)計原理, 采用 VHDL 語言以及 Altera 公司的 Cyclone 系列 FPGA 進(jìn)行 VGA 顯示控制器的設(shè)計,最后給出了 QuartusII 的仿真結(jié)果。關(guān)鍵詞 :VGA;FPGA;VHDL;QuartusIIAbstract: As a standard display interface ,VGA has been widely

2、used. According to the designing principle of VGA interface, Use VHDL and the FPGA of Company Alters series Cylone to design the VGA display controller . At last, the simulating result of Quartus II is given.Key words: VGA ; FPGA ; VHDL ; Quartus II中圖分類號:TP332.3 文 獻(xiàn)標(biāo)識碼:A 文章編號:1001-9227(200806-0106-0

3、20引言VGA(VideoGraphicArray接口是與顯示器進(jìn)行通 信的唯一接口。 通過 FPGA 器件控制 RGB 信號、 行同步信號、 場同步信號等信號, 并參照有關(guān)標(biāo)準(zhǔn), 最后可以實現(xiàn)對 VGA 顯示器的控制。 VGA 圖像控制器是一個較大的數(shù)字系統(tǒng), 傳 統(tǒng)的圖像顯示方法是將圖像數(shù)據(jù)傳回電腦并通過顯示器顯示 出來, 在傳輸?shù)倪^程中就需要CPU不斷地對圖像數(shù)據(jù)信號進(jìn) 行控制, 這樣就造成了CPU 資源的浪費(fèi), 同時系統(tǒng)還需要依 賴電腦,因而降低了系統(tǒng)的靈活性。利用 FPGA 芯片和 EDA 設(shè)計方法, 可以根據(jù)用戶的需要, 設(shè)計出針對性強(qiáng)的 VGA顯 示控制器,而且不需要依靠計算機(jī),

4、既能夠大大降低成本, 又可以滿足生產(chǎn)實踐中不斷變化的需要, 同時產(chǎn)品的升級換 代也方便迅速。本設(shè)計采用了 Altera 公司的 EDA 軟件 QuartusII,并 以 Cylone 系列 FPGA 器件為硬件平臺進(jìn)行系統(tǒng)設(shè)計。1VGA顯示接口原理計算機(jī)顯示器的顯示有許多接口標(biāo)準(zhǔn),常見的有 VGA、 SVGA 等。VGA 接口,也叫 D-Sub 接口,是 15針的梯形插頭, 分成 3排,每排 5個,傳輸模擬信號。VGA 接口采用非對稱 分布的 15針連接方式,其工作原理是:將顯存內(nèi)以數(shù)字格 式存儲的圖像(幀信號在 RAMDAC 里經(jīng)過模擬調(diào)制成模擬 高頻信號,然后再輸出到顯示設(shè)備成像。VGA

5、支持在 640×480的較高分辨率下同時顯示16種色彩或256種灰度, 同時 在 320×240分辨率下可以同時顯示 256種顏色。VGA顯示器的顯示是采用逐行掃描的方式解決。 掃描從 屏幕的左上方開始,從左到右,從上到下,逐行掃描,每掃完 一行, 電子束回到屏幕的左邊下一行的起始位置,在這期間 對電子束進(jìn)行行消隱,每行結(jié)束時,用行同步信號進(jìn)行行同 步, 掃描完所有行,用場同步信號進(jìn)行場同步,并使掃描回到 屏幕的左上方,同時進(jìn)行場消隱,并預(yù)備進(jìn)行下一次的掃描。2VGA顯示控制器的設(shè)計實現(xiàn)系統(tǒng)硬件框圖如圖 1所示。 通常VGA顯示器顯示的圖像 數(shù)據(jù)量較大,而 FPGA 內(nèi)置

6、ROM 很難滿足這么大的存儲量, FPGA 需要外接 SDRAM 來存儲這些數(shù)據(jù)。 VGA 顯示器的輸入的 是模擬信號,所以由 VGA 顯示控制器產(chǎn)生的 RGB 信號在進(jìn)入 VGA 接口之前要經(jīng)過一個 D/A 轉(zhuǎn)換器。圖1系統(tǒng)硬件框圖本設(shè)計采用 Altera 公司的 Cyclone 系列 FPGAEP1C6為 核心的硬件電路進(jìn)行設(shè)計,EP1C6具有用戶可自定義的功 能、低功耗以及低成本等優(yōu)點(diǎn)。2.1時序信號產(chǎn)生模塊圖片要想在顯示器上顯示出來,它主要需要 5個信號, 行同步信號 H S (H o r i z o n t a l _S y n c 、場同步信號 V S 收稿日期:2008-07-1

7、7基于 FPGA 的 VGA 顯示控制器的實現(xiàn)孫艷,等106自動化與儀器儀表2008年第 6期(總第 140期 107(Vertical_Sync和 RGB 三基色信號。VGA 時序控制模塊是 整個顯示控制器的關(guān)鍵部分,最終輸出的行、 場同步信號必 須嚴(yán)格按照 VGA 時序標(biāo)準(zhǔn)產(chǎn)生相應(yīng)的脈沖信號。圖 2和圖 3所示為 VGA 行掃描、場掃描的時序圖。圖2行掃描時序示意圖圖3場掃描時序示意圖 對此 5個信號的時序驅(qū)動,VGA 顯示器也要嚴(yán)格遵守 “VGA工業(yè)標(biāo)準(zhǔn)” , 即640×480×60Hz模式, 否則會損害VGA 顯示器。行、場掃描時序要求如表 1和表 2所示。表 1

8、行掃描時序要求:(單位:像素,即輸出一個像素 Pixel 的時間間隔行同步頭行圖像行周期 對應(yīng)位置TfTa Tb Tc Td Te Tg 時間 (Pixels 8964086408800表 2 場掃描時序要求:(單位:行,即輸出一行 L i n e 的 時 間 間 隔 場同步頭場圖像 場周期對應(yīng)位置TfTa Tb Tc TdTeTg 時間 (Lines 222584808525VGA 工業(yè)標(biāo)準(zhǔn)要求的頻率是:時鐘頻率:25.175MHz(像素輸出的頻率 行頻:31469Hz場頻:59.94Hz(每秒鐘圖像刷新的頻率VGA 工業(yè)標(biāo)準(zhǔn)顯示模式要求:行 /場同步都為負(fù)極性, 即同步頭脈沖要求是負(fù)脈沖。

9、 2.2存儲模塊FPGA的外部存儲器可以有多種選擇, 如ROM、 SDRAM等。 采用何種存儲器將最終決定讀取控制模塊的數(shù)據(jù)讀取方式。 如 ROM 可用直接產(chǎn)生地址信號的方式對芯片進(jìn)行訪問,而 SDRAM 常常利用 DMA 控制方式配合 CPU 進(jìn)行讀寫操作。本設(shè) 計采用 SDRAM 作為外部存儲器。2.3顯示模塊顯示模塊是整個顯示控制器的重要組成部分。各個模 塊的輸出數(shù)據(jù)都要經(jīng)過該模塊處理后送到顯示器。 顯示模塊 在VGA顯示控制器中起著至關(guān)重要的作用。 顯示模塊的輸出 信號直接連到VGA接口, 它是控制器與顯示器進(jìn)行通信的橋 梁。顯示區(qū)可以利用行、 場同步信號的計數(shù)器,在圖像有效 區(qū)間內(nèi)按

10、照圖片的大小劃定行和列的起始坐標(biāo)和終止坐標(biāo)。本設(shè)計使用和行、 場計數(shù)器相同頻率的時鐘信號作為圖像地 址計數(shù)器的時鐘,當(dāng)掃描信號到達(dá)顯示圖片的區(qū)間時,圖像地 址計數(shù)器開始計數(shù),同時從外部 SDRAM 里的相應(yīng)位置讀出數(shù) 據(jù)送往顯示器進(jìn)行顯示。3仿真結(jié)果在 QuartusII7.1中,將 VGA 時序信號產(chǎn)生模塊進(jìn)行 仿真,仿真波形如圖 4所示。其中 HS 為行同步信號,VS 為 場同步信號,R、G、B 為三基色信號,CON 是 RGB 控制信號。圖4時序信號仿真波形4結(jié)束語傳統(tǒng)的VGA圖像顯示方法在圖像傳輸?shù)倪^程中需要CPU 不斷地對所傳輸?shù)膱D像數(shù)據(jù)信號進(jìn)行控制, 造成了CPU資源 的浪費(fèi),而采用 FPGA 設(shè)計的 VGA 顯示控制器,不需要依賴 計算機(jī)進(jìn)行相應(yīng)的控制, 因此節(jié)省了計算機(jī)的處理過程, 加 快了數(shù)據(jù)的處理速度,增強(qiáng)了系統(tǒng)的可靠性和設(shè)計的靈活 性。 同時, 可移植性好, 節(jié)約了硬件成本, 使系統(tǒng)升級方便, 擴(kuò)展了應(yīng)用范圍。參考文獻(xiàn)1王紫婷.EDA技術(shù)及其應(yīng)用M.蘭州 :蘭州大學(xué)出版社, 2005潘松,黃繼業(yè),曾毓.SOPC 技術(shù)實用教程M.北京