第5章-鎖存器和觸發(fā)器(共9頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上5 鎖存器和觸發(fā)器5.2 鎖 存 器5.2.1 分析圖題5.2.1所示電路的功能，列出功能表。解：由邏輯電路圖，可以得到Q端和端得邏輯表達式根據(jù)上面兩式，可以得到該鎖存器的功能表，如表題解5.2.1所示。5.2.2 用CMOS電路74HCT02或非門構(gòu)成消除機械開關(guān)抖動影響的電路如圖題5.2.2所示，試畫出在開關(guān)S由位置A到B時Q和端的波形。如改用TTL電路74LS02實現(xiàn)，R1、R2取值的大致范圍為多少？整個電路的功耗發(fā)生什么變化？解： 如圖題5.2.2所示，開關(guān)接通A點時，Q=0，=1。當(dāng)開關(guān)觸點撥離A點瞬間，由于=1的作用，其抖動不會影響Q=0的狀態(tài)。在開關(guān)懸空

2、期間，鎖存器保持狀態(tài)不變。開關(guān)觸點第一次接通B點，就使翻轉(zhuǎn)為0，Q翻轉(zhuǎn)為1.此時開關(guān)觸點已離開A點，在Q=1的作用下，即使觸點的抖動會使B點電平發(fā)生跳動，也不會改變=0的狀態(tài)。該過程中的Q和的波形如圖題解5.2.2（a）所示。如果改用TTL電路74LS02實現(xiàn)，由于其輸入電路如圖題解5.2.2（b）點畫線框內(nèi)所示，所以當(dāng)開關(guān)未接通A點時，電源VCC將通過集成電路內(nèi)部的電阻r1和肖特基二極管D1向電路外接電阻R1注入電流。如果R1阻值過大，在該電阻上產(chǎn)生的壓降有可能超過TTL電路所允許的低電平輸入電壓最大值，從而電路可能發(fā)生邏輯混亂?？梢粤谐鱿铝胁坏仁?4LS系列電路規(guī)定VCC=5V，=0.8V

3、。74LS02中，r1的典型值為20k，肖特基二極管正向?qū)〞r的典型壓降=0.4V。將上述參數(shù)代入不等式，可得R14.2k。為了降低電路功耗，R1取值不宜過小，一般應(yīng)大于500。所以R1得取值范圍應(yīng)為 500R14.2k的取值與R1相同。TTL電路的靜態(tài)功耗大于CMOS電路，同時考慮到R1和R2的功耗，用74LS02構(gòu)成圖題5.2.2所示的電路，功耗將顯著增大。5.2.5 若圖5.2.8(a)所示電路的初始狀態(tài)為Q=1，E、S、R端的輸入信號如圖題5.2.5所示，試畫出相應(yīng)Q和端的波形。解：設(shè)初態(tài)Q=1，按照圖題5.2.5所示波形，推導(dǎo)出圖5.2.8（a）電路的輸出端Q和的波形如圖題解5.2.

4、5所示。5.3 觸發(fā)器的電路結(jié)構(gòu)和工作原理5.3.1 觸發(fā)器的邏輯電路如圖題5.3.1所示，確定其屬于何種電路結(jié)構(gòu)的觸發(fā)器并分析工作原理。解：圖題5.3.1所示電路是由兩個傳輸門控D鎖存器級聯(lián)構(gòu)成的COMS主從D觸發(fā)器。其中G1、G2構(gòu)成主鎖存器，G3、G4構(gòu)成從鎖存器。、分別為直接置1端和直接置0端，當(dāng)觸發(fā)器處于以下觸發(fā)工作狀態(tài)時，應(yīng)將它們置為高電平。（1）當(dāng)CP=0時，TG1和TG4導(dǎo)通，TG2和TG3斷開。D端信號進入主鎖存器，G1輸出為，并隨D變化。由于TG3斷開、TG4導(dǎo)通，主、從鎖存器相互隔離，從鎖存器構(gòu)成雙穩(wěn)態(tài)存儲單元，使觸發(fā)器輸出維持原來的狀態(tài)不變。（2）當(dāng)CP由0跳變到1后，

5、0，C=1,TG1和TG4斷開，TG2和TG3導(dǎo)通。這時D端與主鎖存器之間的聯(lián)系被切斷，TG2的導(dǎo)通使主鎖存器維持在CP上升沿到來前瞬間的狀態(tài)。同時由于TG3導(dǎo)通，G1輸出信號送至Q端，得到=D,并在CP=1期間維持不變。（3）當(dāng)CP由1跳變到0后，則再次重復(fù)（1）的過程。5.3.2 觸發(fā)器的邏輯電路如圖題5.3.2所示，確定其應(yīng)屬于何種電路結(jié)構(gòu)的觸發(fā)器。解：圖題5.3.2所示的電路是由兩個邏輯門控SR鎖存器級聯(lián)構(gòu)成的主從SR觸發(fā)器。5.4 觸發(fā)器的邏輯功能5.4.1 上升沿觸發(fā)和下降沿觸發(fā)的D觸發(fā)器邏輯符號及時鐘信號CP()和D的波形如圖題5.4.1所示。分別畫出它們的Q端波形。設(shè)觸發(fā)器的初

6、始狀態(tài)為0。解：設(shè)觸發(fā)的觸發(fā)器輸出波形為Q1，CP觸發(fā)的觸發(fā)器輸出的波形為Q2，二者波形如圖題解5.4.1所示。5.4.2 設(shè)下降沿觸發(fā)的JK觸發(fā)器初始狀態(tài)為0，、J、K信號如圖題5.4.3所示，試畫出觸發(fā)器Q端的輸出波形。解：Q端的波形如圖題解5.4.3所示。5.4.3 邏輯電路如圖題5.4.4所示，試畫出在CP作用下，0、1、2和3的波形。解：由邏輯電路圖和SR觸發(fā)器特性方程可列出表達式設(shè)初態(tài)Q1=Q0=0，列出真值表，如表題解5.4.4所示。繼而畫出波形圖。如圖題解5.4.4所示。5.4.5 電路如圖題5.4.5所示，設(shè)各觸發(fā)器的初態(tài)為0，畫出在脈沖作用下Q端的波形。解：由JK觸發(fā)器的特

7、性方程，對照圖題5.4.5各觸發(fā)器電路可得：于是，畫出各觸發(fā)器Q端的波形，如圖題解5.4.5所示。5.4.6邏輯電路如圖題5.4.6所示，已知和X的波形，試畫出Q1和Q2的波形。觸發(fā)器的初始狀態(tài)為0。5.4.7 邏輯電路如圖題5.4.7所示，已知和A的波形，畫出觸發(fā)器Q端的波形，設(shè)觸發(fā)器的初始狀態(tài)為0。解：如題5.4.7所示電路Q端的波形如圖題解5.4.7所示。5.4.8 兩相脈沖產(chǎn)生電路如圖題5.4.8所示，試畫出在作用下1、2的波形，并說明1和2的時間關(guān)系。各觸發(fā)器的初始狀態(tài)為0。解：由圖題5.4.8得1、2的邏輯表達式：1=Q2，。、的波形圖如圖題解5.4.8所示。由波形圖可知1超前2一個周期。5.4.9 邏輯電路和各輸入信號波形如圖題5.4.9所示，畫出兩觸發(fā)器Q端的波形。兩觸發(fā)器的初始狀態(tài)均為0。解：圖題5.4.9中Q1、Q2的波形圖如題解5.4.9所示。5.4.10 邏輯電路和輸入信號波形如圖題5.4.10所示，畫出各觸發(fā)器Q端的波形。觸