第118講計(jì)數(shù)器ppt課件

1、Digital Logic Circuit第17、18講 計(jì)數(shù)器第 17、18 講n 課時(shí)授課方案n 課 程 內(nèi) 容Digital Logic Circuit第17、18講 計(jì)數(shù)器內(nèi)容： 計(jì)數(shù)器目的與要求： 1. 掌握計(jì)數(shù)器的概念、分類。 2. 掌握二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)思想、電路構(gòu)造、任務(wù)原理、邏輯功能。 3. 了解十進(jìn)制計(jì)數(shù)器的分析方法、邏輯功能描畫。 4.掌握計(jì)數(shù)器的模數(shù)變換級(jí)聯(lián)法、反響歸零法、反響置數(shù)法。重點(diǎn)與難點(diǎn)： 1. 計(jì)數(shù)器的邏輯功能描畫，特別是時(shí)序圖。 2. 根本概念：計(jì)數(shù)器、模、分頻器。 3. 異步置0和同步置0的區(qū)別 。Digital Logic Circuit第17、18講

2、計(jì)數(shù)器課堂討論： 1. 異步二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)思想？ 2. 假設(shè)思索延遲時(shí)間，異步計(jì)數(shù)器的形狀從1111 0000的過程？ 3. 同步置數(shù)時(shí)形狀 SN 出現(xiàn)嗎？ 4. 實(shí)現(xiàn)更大容量計(jì)數(shù)器時(shí)，計(jì)數(shù)器的順序如何？現(xiàn)代教學(xué)方法與手段： 大屏幕投影復(fù)習(xí)提問： 1. 怎樣由JK 、D觸發(fā)器實(shí)現(xiàn)T觸發(fā)器？ 2. 二進(jìn)制加法的進(jìn)位規(guī)那么？Digital Logic Circuit第17、18講 計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)器一、計(jì)數(shù)器一、計(jì)數(shù)器廣義定義：能在輸入信號(hào)作用下依次經(jīng)過預(yù)定形狀的時(shí)序邏輯電路。廣義定義：能在輸入信號(hào)作用下依次經(jīng)過預(yù)定形狀的時(shí)序邏輯電路。狹義定義：能計(jì)狹義定義：能計(jì)/數(shù)脈沖個(gè)數(shù)的時(shí)序邏輯電路，被

3、計(jì)數(shù)的脈沖稱為數(shù)脈沖個(gè)數(shù)的時(shí)序邏輯電路，被計(jì)數(shù)的脈沖稱為“計(jì)數(shù)脈計(jì)數(shù)脈沖。沖。根本特征：根本特征：1計(jì)數(shù)器中的計(jì)數(shù)器中的“數(shù)是用觸發(fā)器的形狀組合來表示的，在計(jì)數(shù)脈沖作用下數(shù)是用觸發(fā)器的形狀組合來表示的，在計(jì)數(shù)脈沖作用下使一組觸發(fā)器的形狀依次轉(zhuǎn)換成不同的形狀組合來表示數(shù)的添加或減少，使一組觸發(fā)器的形狀依次轉(zhuǎn)換成不同的形狀組合來表示數(shù)的添加或減少，即可到達(dá)計(jì)數(shù)的目的。即可到達(dá)計(jì)數(shù)的目的。2計(jì)數(shù)器在運(yùn)轉(zhuǎn)時(shí)，所閱歷的形狀是周期性的，是在有限個(gè)形狀中循環(huán)，計(jì)數(shù)器在運(yùn)轉(zhuǎn)時(shí)，所閱歷的形狀是周期性的，是在有限個(gè)形狀中循環(huán)，通常將一次循環(huán)所包含的形狀總數(shù)稱為計(jì)數(shù)器的通常將一次循環(huán)所包含的形狀總數(shù)稱為計(jì)數(shù)器的“模

4、模M，如，如M=6，那么稱為那么稱為6進(jìn)制計(jì)數(shù)器。進(jìn)制計(jì)數(shù)器。Digital Logic Circuit第17、18講 計(jì)數(shù)器二、計(jì)數(shù)器的分類二、計(jì)數(shù)器的分類 1.按計(jì)數(shù)進(jìn)制分按計(jì)數(shù)進(jìn)制分二進(jìn)制計(jì)數(shù)器：按二進(jìn)制數(shù)運(yùn)算規(guī)律進(jìn)展計(jì)數(shù)的電路。二進(jìn)制計(jì)數(shù)器：按二進(jìn)制數(shù)運(yùn)算規(guī)律進(jìn)展計(jì)數(shù)的電路。十進(jìn)制計(jì)數(shù)器：按十進(jìn)制數(shù)運(yùn)算規(guī)律進(jìn)展計(jì)數(shù)的電路。十進(jìn)制計(jì)數(shù)器：按十進(jìn)制數(shù)運(yùn)算規(guī)律進(jìn)展計(jì)數(shù)的電路。恣意進(jìn)制計(jì)數(shù)器：上述兩種計(jì)數(shù)器之外的其它進(jìn)制計(jì)數(shù)器的統(tǒng)稱。如五進(jìn)制計(jì)數(shù)恣意進(jìn)制計(jì)數(shù)器：上述兩種計(jì)數(shù)器之外的其它進(jìn)制計(jì)數(shù)器的統(tǒng)稱。如五進(jìn)制計(jì)數(shù)器、六十進(jìn)制計(jì)數(shù)器等。器、六十進(jìn)制計(jì)數(shù)器等。 2.按計(jì)數(shù)增減分按計(jì)數(shù)增減分加法計(jì)

5、數(shù)器：隨著計(jì)數(shù)脈沖的輸入作遞增計(jì)數(shù)的電路。加法計(jì)數(shù)器：隨著計(jì)數(shù)脈沖的輸入作遞增計(jì)數(shù)的電路。減法計(jì)數(shù)器：隨著計(jì)數(shù)脈沖的輸入作遞減計(jì)數(shù)的電路。減法計(jì)數(shù)器：隨著計(jì)數(shù)脈沖的輸入作遞減計(jì)數(shù)的電路。加加/減計(jì)數(shù)器：在加減計(jì)數(shù)器：在加/減控制信號(hào)作用下，可遞增計(jì)數(shù)也可遞減計(jì)數(shù)的電路。又減控制信號(hào)作用下，可遞增計(jì)數(shù)也可遞減計(jì)數(shù)的電路。又稱為可逆計(jì)數(shù)器。稱為可逆計(jì)數(shù)器。 3.按計(jì)數(shù)器中觸發(fā)器翻轉(zhuǎn)能否同步分按計(jì)數(shù)器中觸發(fā)器翻轉(zhuǎn)能否同步分異步計(jì)數(shù)器：計(jì)數(shù)脈沖只加到部分觸發(fā)器的時(shí)鐘脈沖輸入端上，而其它觸發(fā)器的異步計(jì)數(shù)器：計(jì)數(shù)脈沖只加到部分觸發(fā)器的時(shí)鐘脈沖輸入端上，而其它觸發(fā)器的觸發(fā)信號(hào)那么由電路內(nèi)部提供，發(fā)生翻轉(zhuǎn)的觸

6、發(fā)器形狀更新有先有后。觸發(fā)信號(hào)那么由電路內(nèi)部提供，發(fā)生翻轉(zhuǎn)的觸發(fā)器形狀更新有先有后。同步計(jì)數(shù)器：計(jì)數(shù)脈沖同時(shí)加到一切觸發(fā)器的時(shí)鐘脈沖輸入端，使發(fā)生翻轉(zhuǎn)的觸同步計(jì)數(shù)器：計(jì)數(shù)脈沖同時(shí)加到一切觸發(fā)器的時(shí)鐘脈沖輸入端，使發(fā)生翻轉(zhuǎn)的觸發(fā)器形狀同時(shí)更新。發(fā)器形狀同時(shí)更新。 顯然，同步計(jì)數(shù)器的計(jì)數(shù)速度要比異步計(jì)數(shù)器快得多。顯然，同步計(jì)數(shù)器的計(jì)數(shù)速度要比異步計(jì)數(shù)器快得多。Digital Logic Circuit第17、18講 計(jì)數(shù)器n計(jì)數(shù)結(jié)果：二進(jìn)制數(shù)n計(jì)數(shù)規(guī)律規(guī)那么：計(jì)數(shù)結(jié)果按照二進(jìn)制數(shù)的自然順序轉(zhuǎn)換，即：n 00 01 10 11n區(qū)別于其他進(jìn)制的特點(diǎn)：n計(jì)滿：全1，減空：全0n形狀總數(shù)M=2nn為位數(shù)

7、二進(jìn)制計(jì)數(shù)器計(jì)滿產(chǎn)生進(jìn)位減空產(chǎn)生借位Digital Logic Circuit第17、18講 計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器的構(gòu)成n一位二進(jìn)制計(jì)數(shù)器TFFT QCPQCPQ(加)Q(減)進(jìn)位信號(hào)借位信號(hào)Digital Logic Circuit第17、18講 計(jì)數(shù)器多位二進(jìn)制計(jì)數(shù)器n每添加一位添加一個(gè)FFFF功能？與低位如何銜接？本質(zhì)：控制高位翻轉(zhuǎn)的方式需求處理Digital Logic Circuit第17、18講 計(jì)數(shù)器方法一n高位也用TFF，當(dāng)高位加1/減1時(shí)，由低位向高位提供一個(gè)觸發(fā)邊沿，其他時(shí)候不提供觸發(fā)邊沿異步二進(jìn)制計(jì)數(shù)器加計(jì)數(shù)減計(jì)數(shù)Digital Logic Circuit第17、18講 計(jì)

8、數(shù)器n思索：假設(shè)高位觸發(fā)器采用下降沿觸發(fā)，應(yīng)如何銜接？T觸發(fā)器的觸發(fā)沿連 接 規(guī) 律上 升 沿下 降 沿加 法 計(jì) 數(shù)1iiQCP1iiQCP減 法 計(jì) 數(shù)1iiQCP1iiQCP二進(jìn)制異步計(jì)數(shù)器二進(jìn)制異步計(jì)數(shù)器級(jí)間銜接規(guī)律級(jí)間銜接規(guī)律Digital Logic Circuit第17、18講 計(jì)數(shù)器n方法一的缺陷：n任務(wù)速度低計(jì)滿時(shí)，111000，從低位到高位逐位翻轉(zhuǎn)，所需時(shí)間長(zhǎng)n產(chǎn)生過渡形狀Q2Q1Q0:111110100000n缺陷產(chǎn)生的根源：異步n改良：異步同步Digital Logic Circuit第17、18講 計(jì)數(shù)器方法二n高位用TFF，高位時(shí)鐘也用CP，當(dāng)?shù)臀挥?jì)數(shù)器計(jì)滿或減空時(shí)

9、，使高位T=1，其他時(shí)候，T=0。加計(jì)數(shù)電路如圖T QF1T QF2T QF3CPQ0Q1Q2欲實(shí)現(xiàn)減計(jì)數(shù)，只需將Q端取代加計(jì)數(shù)電路中的Q端即可。Digital Logic Circuit第17、18講 計(jì)數(shù)器計(jì)數(shù)器的時(shí)序圖(以三位二進(jìn)制加法計(jì)數(shù)器為例)n分頻：將CP頻率減少m倍的過程，f=fcp/m，m為分頻系數(shù)，這一過程通常稱為對(duì)CP作m分頻。n如：Q0對(duì)CP作二分頻n Q1對(duì)CP作四分頻n Q2對(duì)CP作八分頻nC PQ0Q1Q2C回想 實(shí)驗(yàn)1：3-8譯碼器設(shè)計(jì)時(shí)仿真波形之輸入波形Digital Logic Circuit第17、18講 計(jì)數(shù)器計(jì)數(shù)器的形狀轉(zhuǎn)換圖n以三位二進(jìn)制加法計(jì)數(shù)器為例

10、nnQ2Q1Q0n000 001 010 011n 111 110 101 100 000001010011 /1 /0 111110101100 /0 /0 /0 /0 /0 /0排列順序： /C nnnQQQ012規(guī)范方式簡(jiǎn)化方式Digital Logic Circuit第17、18講 計(jì)數(shù)器4位集成二進(jìn)制異步加法計(jì)數(shù)器位集成二進(jìn)制異步加法計(jì)數(shù)器74LS197 CP1 CP0 74LS197 Q0 Q1 Q2 Q3(b) 邏輯功能示意圖(a) 引腳排列圖 14 13 12 11 10 9 874LS197 1 2 3 4 5 6 7VCC CR Q3 D3 D1 Q1 CP0CT/LD Q

11、2 D2 D0 Q0 CP1 GND D0 D1 D2 D3 CT/ LD CRDigital Logic Circuit第17、18講 計(jì)數(shù)器74LS197功能表功能表數(shù)計(jì)模數(shù)計(jì)模數(shù)計(jì)模16xxxxQ118xxxxx112xxxxx11ddddddddxx010000 xxxxxxx0QQQQDDDDCPCPLDCT/CR001230123!n01n11n2!n3012310CR=0時(shí)異步清零。CR=1、CT/LD=0時(shí)異步置數(shù)。CR=CT/LD=1時(shí)，異步加法計(jì)數(shù)。假設(shè)將輸入時(shí)鐘脈沖CP加在CP0端、把Q0與CP1銜接起來，那么構(gòu)成4位二進(jìn)制即16進(jìn)制異步加法計(jì)數(shù)器。假設(shè)將CP加在CP1端

12、，那么構(gòu)成3位二進(jìn)制即8進(jìn)制計(jì)數(shù)器，F(xiàn)F0不任務(wù)。假設(shè)只將CP加在CP0端，CP1接0或1，那么構(gòu)成1位二進(jìn)制即二進(jìn)制計(jì)數(shù)器。Digital Logic Circuit第17、18講 計(jì)數(shù)器 74LS161 Q0 Q1 Q2 Q3(b) 邏輯功能示意圖(a) 引腳排列圖 16 15 14 13 12 11 10 974LS161 1 2 3 4 5 6 7 8VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP GND CR D0 D1 D2 D3 CTT CTP CP CO LD4位集成二進(jìn)制同步加法計(jì)數(shù)器位集成二進(jìn)制同步加法計(jì)數(shù)器74LS161/16

13、3CR=0時(shí)異步清零。CR=1、LD=0時(shí)同步置數(shù)。CR=LD=1且CPT=CPP=1時(shí)，按照4位自然二進(jìn)制碼進(jìn)展同步二進(jìn)制計(jì)數(shù)。CR=LD=1且CPTCPP=0時(shí)，計(jì)數(shù)器形狀堅(jiān)持不變。Digital Logic Circuit第17、18講 計(jì)數(shù)器74161(4-Bit Binary Up Counter with Synchronous Load and Asynchronous Clear)Digital Logic Circuit第17、18講 計(jì)數(shù)器74163(4-Bit Binary Up Counter with Synchronous Load and Synchronous

14、Clear)Digital Logic Circuit第17、18講 計(jì)數(shù)器D1 Q1 Q0 CT U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3(b) 邏輯功能示意圖(a) 引腳排列圖 16 15 14 13 12 11 10 974LS191 1 2 3 4 5 6 7 8VCC D0 CP RC CO/BO LD D2 D3 D0 D1 D2 D3 CT U/D CP4位集成二進(jìn)制同步可逆計(jì)數(shù)器位集成二進(jìn)制同步可逆計(jì)數(shù)器74LS191U/D是加減計(jì)數(shù)控制端；CT是使能端；LD是異步置數(shù)控制端；D0D3是并行數(shù)據(jù)輸入端；Q0Q3是計(jì)數(shù)器形狀輸出端

15、；CO/BO是進(jìn)位借位信號(hào)輸出端；RC是多個(gè)芯片級(jí)聯(lián)時(shí)級(jí)間串行計(jì)數(shù)使能端，CT0，CO/BO1時(shí)，RCCP，由RC端產(chǎn)生的輸出進(jìn)位脈沖的波形與輸入計(jì)數(shù)脈沖的波形一樣。Digital Logic Circuit第17、18講 計(jì)數(shù)器4位集成二進(jìn)制同步可逆計(jì)數(shù)器位集成二進(jìn)制同步可逆計(jì)數(shù)器74LS193 BO CO LD 74LS193 Q0 Q1 Q2 Q3(b) 邏輯功能示意圖(a) 引腳排列圖 16 15 14 13 12 11 10 974LS193 1 2 3 4 5 6 7 8VCC D0 CR CO BO LD D2 D3D1 Q1 Q0 CPD CPU Q2 Q3 GND D0 D1

16、 D2 D3 CR CPU CPDCR是異步清零端，高電平有效；是異步清零端，高電平有效；LD是異步置數(shù)端，低電平有效；是異步置數(shù)端，低電平有效；CPU是加法計(jì)數(shù)脈沖輸入端；是加法計(jì)數(shù)脈沖輸入端；CPD是減法計(jì)數(shù)脈沖輸入端；是減法計(jì)數(shù)脈沖輸入端； D0D3是并行數(shù)據(jù)輸入端；是并行數(shù)據(jù)輸入端；Q0Q3是計(jì)數(shù)器形狀輸出端；是計(jì)數(shù)器形狀輸出端； CO是進(jìn)位脈沖輸出端；是進(jìn)位脈沖輸出端；BO是借位脈沖輸出端；多個(gè)是借位脈沖輸出端；多個(gè)74LS193級(jí)聯(lián)時(shí)，級(jí)聯(lián)時(shí)，只需把低位的只需把低位的CO端、端、BO端分別與高位的端分別與高位的CPU、CPD銜接起來，銜接起來，各個(gè)芯片的各個(gè)芯片的CR端銜接在一同，

17、端銜接在一同，LD端銜接在一同，就可以了。端銜接在一同，就可以了。Digital Logic Circuit第17、18講 計(jì)數(shù)器n計(jì)數(shù)規(guī)律：計(jì)數(shù)結(jié)果按照十進(jìn)制數(shù)經(jīng)過編碼的十進(jìn)制數(shù)的自然順序轉(zhuǎn)換。n加/減：0 1 2 9計(jì)滿十進(jìn)制計(jì)數(shù)器進(jìn)位借位減空Digital Logic Circuit第17、18講 計(jì)數(shù)器選用4個(gè)CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2 、FF3表示。 00000001001000110100 /1 /0 10011000011101100101 /0 /0 /0 /0 /0 /0 /0 /0排列順序： /C nnnnQQQQ0123形狀圖輸出方程：nnQ

18、QC03C 的卡諾圖00011110000000100111001000nnQQ23nnQQ01設(shè)計(jì)義務(wù)：十進(jìn)制同步加法計(jì)數(shù)器設(shè)計(jì)義務(wù)：十進(jìn)制同步加法計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器(a) 10nQ的卡諾圖00011110001110100011001011nnQQ23nnQQ01nnQQ0100011110000001010110010100100110000011010010001000110111nnQQ23次態(tài)卡諾圖nnnnQQQQ0001011(b) 11nQ的卡諾圖00011110000000111011001011nnQQ23nnQQ01nn

19、nnnnQQQQQQ101031100011110000100101011101001nnQQ23nnQQ01(c) 12nQ的卡諾圖nnnnnnnnnnnnnnQQQQQQQQQQQQQQ20120102120121200011110000010100011011000nnQQ23nnQQ01(d) 13nQ的卡諾圖nnnnnnnQQQQQQQ30301213形狀方程Digital Logic Circuit第17、18講 計(jì)數(shù)器nnnnnnnnnQKQQQJQQKJQKQQJKJ03012301220103100,1 CFF0 FF1 FF2 FF3Q1Q1Q0Q01CPQ2Q2 1J C

20、11K 1J C1 1K1J C11K&Q3Q3 1J C11K&電路圖比較得驅(qū)動(dòng)方程將無效形狀10101111分別代入形狀方程進(jìn)展計(jì)算，可以驗(yàn)證在CP脈沖作用下都能回到有效形狀，電路可以自啟動(dòng)。nnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQ30301213201201121010311001011nnnQKQJQ1Digital Logic Circuit第17、18講 計(jì)數(shù)器計(jì)數(shù)器的有效形狀、無效形狀、自啟動(dòng)n有效形狀：計(jì)數(shù)循環(huán)中運(yùn)用的形狀n無效形狀：計(jì)數(shù)循環(huán)中未運(yùn)用的形狀n有效循環(huán)：有效形狀的循環(huán)n無效循環(huán)：無效形狀的循環(huán)n自

21、啟動(dòng)：計(jì)數(shù)器進(jìn)入無效形狀后，在CP作用下能自動(dòng)前往有效循環(huán)的才干。只需無效形狀不構(gòu)成循環(huán)，那么必能自啟動(dòng)Digital Logic Circuit第17、18講 計(jì)數(shù)器CP1 R0A R0B NC VCC S0A S0B14 13 12 11 10 9 874LS90 1 2 3 4 5 6 7CP0 NC Q0 Q3 GND Q1 Q274LS90S0A S0B R0A R0BQ0 Q3 Q1 Q2CP0CP1(a) 引腳排列圖(b) 邏輯功能示意圖集集成成十十進(jìn)進(jìn)制制異異步步計(jì)計(jì)數(shù)數(shù)器器74LS90輸 入輸 出R0A R0B S0A S0B CP0 CP113121110 nnnnQQQQ

22、 1 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 Q0 0 0 Q1 0 0 0 0 (清 零 )0 0 0 0 (清 零 ) 1 0 0 1 (置9)二 進(jìn) 制 計(jì) 數(shù)五 進(jìn) 制 計(jì) 數(shù)8421碼 十 進(jìn) 制 計(jì) 數(shù) 5421碼 十 進(jìn) 制 計(jì) 數(shù)Digital Logic Circuit第17、18講 計(jì)數(shù)器集成十進(jìn)制同步加法計(jì)數(shù)器集成十進(jìn)制同步加法計(jì)數(shù)器74LS160主要功能與74LS161根本一樣，只是實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)。功能表和進(jìn)位信號(hào)如下。CO=CTTQ3Q0=Q3Q0Digital Logic Circuit第17、18講 計(jì)數(shù)器2集成十進(jìn)制同步加集成十進(jìn)制同步加/減

23、計(jì)數(shù)器減計(jì)數(shù)器74LS19074190是單時(shí)鐘集成十進(jìn)制同步可逆計(jì)數(shù)器，其引腳陳列圖和邏輯功能表示圖與74191一樣。 為異步置數(shù)控制端 為計(jì)數(shù)控制端D0D3為并行數(shù)據(jù)輸入端Q0Q3為輸出端 為加/減計(jì)數(shù)方式控制端CO/BO為進(jìn)位/借位輸出端 為行波時(shí)鐘輸出端LDCTDU /RCD1 Q1 Q0 CT U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3(b) 邏輯功能示意圖(a) 引腳排列圖 16 15 14 13 12 11 10 974LS191 1 2 3 4 5 6 7 8VCC D0 CP RC CO/BO LD D2 D3 D0 D1 D2

24、D3 CT U/D CP1異步置數(shù) 當(dāng) =0時(shí)，與CP無關(guān)，立刻置數(shù)。即D3D2D1D0=d3d2d1d02計(jì)數(shù)功能： =0、 =1 當(dāng) =0時(shí)，對(duì)應(yīng)CP脈沖上升沿，十進(jìn)制加法計(jì)數(shù)。 當(dāng) =1時(shí)，對(duì)應(yīng)CP脈沖上升沿，十進(jìn)制減法計(jì)數(shù)。3堅(jiān)持功能：當(dāng) 時(shí)，計(jì)數(shù)器堅(jiān)持原來的形狀不變。LDLDCTDU /DU /1 LDCTDigital Logic Circuit第17、18講 計(jì)數(shù)器十進(jìn)制同步可逆計(jì)數(shù)器十進(jìn)制同步可逆計(jì)數(shù)器集成十進(jìn)制同步計(jì)數(shù)器集成十進(jìn)制同步計(jì)數(shù)器集成十進(jìn)制同步加法計(jì)數(shù)器74160、74162的引腳陳列圖、邏輯功能表示圖與74161、74163一樣，不同的是，74160和74162是

25、十進(jìn)制同步加法計(jì)數(shù)器，而74161和74163是4位二進(jìn)制16進(jìn)制同步加法計(jì)數(shù)器。此外，74160和74162的區(qū)別是，74160采用的是異步清零方式，而74162采用的是同步清零方式。74190是單時(shí)鐘集成十進(jìn)制同步可逆計(jì)數(shù)器，其引腳陳列圖和邏輯功能表示圖與74191一樣。74192是雙時(shí)鐘集成十進(jìn)制同步可逆計(jì)數(shù)器，其引腳陳列圖和邏輯功能表示圖與74193一樣。把前面引見的十進(jìn)制加法計(jì)數(shù)器和十進(jìn)制減法計(jì)數(shù)器用與或門組合起來，并用U/D作為加減控制信號(hào)，即可獲得十進(jìn)制同步可逆計(jì)數(shù)器。Digital Logic Circuit第17、18講 計(jì)數(shù)器N進(jìn)制恣意進(jìn)制計(jì)數(shù)器n計(jì)數(shù)規(guī)律：計(jì)數(shù)結(jié)果按N進(jìn)制

26、數(shù)的自然順序轉(zhuǎn)換。n加/減：0 1 2 N-2 N-1n集成產(chǎn)品不能夠制造出恣意進(jìn)制計(jì)數(shù)器，這就需求運(yùn)用現(xiàn)有的其他進(jìn)制計(jì)數(shù)器構(gòu)成N進(jìn)制恣意進(jìn)制計(jì)數(shù)器計(jì)滿借位減空進(jìn)位Digital Logic Circuit第17、18講 計(jì)數(shù)器1、用假設(shè)干小進(jìn)制計(jì)數(shù)器構(gòu)成大進(jìn)制計(jì)數(shù)器 串接 N=N1*N2串接方式：按異步方式銜接N1計(jì)CP脈沖個(gè)數(shù)，N2計(jì)N1的進(jìn)位C的脈沖個(gè)數(shù)按同步方式銜接N1N2進(jìn)位加1借位減1N1N2CTTCTPCCPCTT,CTP為計(jì)數(shù)控制端，參見74LS160功能表Digital Logic Circuit第17、18講 計(jì)數(shù)器用74161實(shí)現(xiàn)16x16256Digital Logic

27、 Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器2、用大進(jìn)制計(jì)數(shù)器構(gòu)成小進(jìn)制計(jì)數(shù)器n大進(jìn)制N小進(jìn)制MnN個(gè)形狀只用M個(gè)形狀，且M個(gè)形狀構(gòu)成循環(huán)。n如何構(gòu)成循環(huán)？n設(shè)法讓N進(jìn)制計(jì)數(shù)器在順序計(jì)數(shù)過程中跳越N-M個(gè)形狀，從而獲得M進(jìn)制計(jì)數(shù)器。實(shí)現(xiàn)形狀跳越有兩種方法：n復(fù)位法由于是靠形狀反響產(chǎn)生復(fù)位控制信號(hào)，又稱反響復(fù)位法、反響歸零法n置位法由于是靠形狀反響產(chǎn)生置數(shù)控制信號(hào)，又稱反響置數(shù)法Digital Logic Circuit第17、18講 計(jì)數(shù)器異步復(fù)位法原理n設(shè)原有的計(jì)數(shù)器為N

28、進(jìn)制，當(dāng)它從起始形狀S0開場(chǎng)計(jì)數(shù)并接納了M個(gè)脈沖以后，電路進(jìn)入SM形狀。假設(shè)這時(shí)利用SM形狀產(chǎn)生一個(gè)異步復(fù)位信號(hào)將計(jì)數(shù)器置成S0形狀，這樣就可以跳越N-M個(gè)形狀而得到M進(jìn)制計(jì)數(shù)分頻器了。S0S1S2S3SM-1SMSN-2SN-1異步復(fù)位闡明：1、SM為暫態(tài)，一旦復(fù)位信號(hào)產(chǎn)生，SM就會(huì)被S0取代。2、適用于進(jìn)展模數(shù)變換的計(jì)數(shù)器具有異步復(fù)位端不依賴時(shí)鐘CP。Digital Logic Circuit第17、18講 計(jì)數(shù)器用74161實(shí)現(xiàn)1612異步清零Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital L

29、ogic Circuit第17、18講 計(jì)數(shù)器同步復(fù)位法原理n設(shè)原有的計(jì)數(shù)器為N進(jìn)制，當(dāng)它從起始形狀S0開場(chǎng)計(jì)數(shù)并接納了M-1個(gè)脈沖以后，電路進(jìn)入SM-1形狀。假設(shè)這時(shí)利用SM-1形狀產(chǎn)生一個(gè)同步復(fù)位信號(hào)，當(dāng)下一個(gè)CP脈沖到來時(shí)，計(jì)數(shù)器將置成S0形狀，這樣就可以跳越N-M個(gè)形狀而得到M進(jìn)制計(jì)數(shù)分頻器了。S0S1S2S3SM-1SMSN-2SN-1同步復(fù)位闡明：1、SM-1為穩(wěn)態(tài)，即使復(fù)位信號(hào)產(chǎn)生，也要等到下一個(gè)CP脈沖到來以后，SM-1才會(huì)被S0取代。2、適用于進(jìn)展模數(shù)變換的計(jì)數(shù)器具有同步復(fù)位端依賴時(shí)鐘信號(hào)。Digital Logic Circuit第17、18講 計(jì)數(shù)器用74163實(shí)現(xiàn)161

30、2Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器異步置位法原理n置位法是利用給計(jì)數(shù)器反復(fù)置入某個(gè)數(shù)值的方法跳越N-M個(gè)形狀而得到M進(jìn)制計(jì)數(shù)分頻器的。置數(shù)操作可以在S0形狀進(jìn)展，也可以在其他形狀進(jìn)展。闡明：1、S0為暫態(tài)，一旦置位信號(hào)產(chǎn)生，S0就會(huì)被SN-M取代。2、適用于進(jìn)展模數(shù)變換的計(jì)數(shù)器具有異步置數(shù)端不依賴時(shí)鐘信號(hào)。S0S1SN-MSiSN-2SN-1異步置位Digital Logic Circuit第17、18講 計(jì)數(shù)器用74191實(shí)現(xiàn)1612

31、(用加計(jì)數(shù)，計(jì)數(shù)循環(huán)運(yùn)用314)Digital Logic Circuit第17、18講 計(jì)數(shù)器連線圖Digital Logic Circuit第17、18講 計(jì)數(shù)器仿真結(jié)果Digital Logic Circuit第17、18講 計(jì)數(shù)器同步置位法原理n置位法是利用給計(jì)數(shù)器反復(fù)置入某個(gè)數(shù)值的方法跳越N-M個(gè)形狀而得到M進(jìn)制計(jì)數(shù)分頻器的。置數(shù)操作可以在SN-1形狀進(jìn)展，也可以在其他形狀進(jìn)展。闡明：1、SN-1為穩(wěn)態(tài)，即使置位信號(hào)產(chǎn)生，也要等到下一個(gè)CP到來以后SN-1才會(huì)被SN-M取代。2、適用于進(jìn)展模數(shù)變換的計(jì)數(shù)器具有同步置數(shù)端依賴時(shí)鐘信號(hào)。S0S1SN-MSiSN-2SN-1同步置位Digi

32、tal Logic Circuit第17、18講 計(jì)數(shù)器用74161實(shí)現(xiàn)1612(同步置數(shù))Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器 在前面引見的集成計(jì)數(shù)器中，清零、置數(shù)均采用同步方式的有74LS163；均采用異步方式的有74LS193、74LS197、74LS192；清零采用異步方式、置數(shù)采用同步方式的有74LS161、74LS160；有的只具有異步清零功能，如CC4520、74LS190、74LS191；74LS90那么具有異步清零和異步置

33、9功能。Digital Logic Circuit第17、18講 計(jì)數(shù)器Digital Logic Circuit第17、18講 計(jì)數(shù)器反響置數(shù)法獲得N進(jìn)制計(jì)數(shù)器的步驟A 寫出計(jì)數(shù)器形狀的二進(jìn)制代碼。 利用異步置數(shù)輸入端獲得N進(jìn)制計(jì)數(shù)器時(shí)，寫出SN對(duì)應(yīng)的二進(jìn)制代碼。 利用同步置數(shù)輸入端獲得N進(jìn)制計(jì)數(shù)器時(shí)，寫出SN-1對(duì)應(yīng)的二進(jìn)制代碼。B 寫出反響歸零函數(shù)。 根據(jù)SN或SN-1寫出置數(shù)端的邏輯表達(dá)式。C 畫連線圖。 主要根據(jù)反響置數(shù)函數(shù)畫連線圖。Digital Logic Circuit第17、18講 計(jì)數(shù)器例1 用74LS163來構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。1寫出形狀SN-1的二進(jìn)制代碼。3畫連線

34、圖。 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(a) 用 同 步清 零 端 CR 歸 零 74LS163nnnNNQQQPPPPLDCR013111111,SN-1S12-1S1110112求歸零邏輯。D0D3可隨意處置可隨意處置D0D3必需都接必需都接0 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(b) 用同 步 置 數(shù) 端 LD 歸 零 74LS163Digital Logic Circuit第17、18講 計(jì)數(shù)器例2 用74LS197來構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。1寫出形狀S

35、N的二進(jìn)制代碼。3畫連線圖。nnNNQQPPPPLDCTCR23112,/SNS1211002求歸零邏輯。D0D3可隨意處置可隨意處置D0D3必需都接必需都接0 CT/LD CR CP1 CP0 Q0 Q1 Q2 Q3 D0 D1 D2 D3&1(a) 用 異 步清 零 端 CR 歸 零CP 74LS197CP CP1 CP0 CT/LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3&1(b) 用異步置數(shù)端 CT/LD 歸零 74LS197Digital Logic Circuit第17、18講 計(jì)數(shù)器例3 用74LS161來構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。nnQQCR23SN

36、S121100D0D3可隨意處置可隨意處置D0D3必需都接必需都接0 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(a) 用異步清零端 CR 歸零 74LS161用 異 步 清 零 端CR歸 零用 同 步 置 數(shù) 端LD歸 零SN-1S111011nnnQQQLD013 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(b) 用同步置數(shù)端 LD 歸零 74LS161Digital Logic Circuit第17、18講 計(jì)數(shù)器例4 用74LS161構(gòu)成10進(jìn)制計(jì)數(shù)器解：用同步置數(shù)控制端實(shí)現(xiàn)。1假設(shè)從0000開場(chǎng)計(jì)數(shù)。 那么D3D2D1D0=0000。 1寫出SN-1的二進(jìn)制代碼： SN-1 = S10-1=S9 =1001 2寫出反響歸零置數(shù)函數(shù)。由于計(jì)數(shù)器從0開場(chǎng)計(jì)數(shù)，因此反響歸零函數(shù)為： 3畫連線圖。03QQLD Digital Logic Circuit第17、18講 計(jì)數(shù)器例5 用74LS160實(shí)現(xiàn)7進(jìn)制計(jì)數(shù)器解：用同步置數(shù)控制端歸零。思索：假設(shè)用異步清零端歸零如何實(shí)現(xiàn)？ 1寫出SN-1的二進(jìn)制代碼 SN-1=S7-1=S6=0110