關于時序邏輯電路設計與仿真的實驗

1、中北大學 信息與通信工程 學院實驗報告課程名稱 基于VHDL的CPLD/FPGA開發(fā)與應用 實驗項目名稱 實驗4 時序邏輯電路設計與仿真 學生姓名 彭營 專業(yè)班級 08050641 學號 0805064112 實驗成績 指導老師（簽名 ） 日期 2011.10.20 一. 實驗目的1學習使用MaxPlus II（Quartus II）軟件；2掌握VHDL語言設計基本單元及其構成；3掌握VHDL語言設計基本的時序邏輯電路及仿真的方法；4學會編譯，調試，仿真，分析所設計的時序邏輯電路；二. 實驗內容1設計帶使能的遞增計數(shù)器；2在步驟1的基礎上設計一帶使能的同步（異步）復位的遞增（遞減）計數(shù)器；3在

2、步驟1的基礎上設計同步（異步）清零的同步（異步）復位的遞增（遞減）計數(shù)器；三. 函數(shù)的功能說明及算法思路1請編寫帶使能的遞增計數(shù)器的VHDL代碼；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ycounter is port(clk,ld,enable:in std_logic; d:in integer range 0 to 255; qk:out integer range 0 to 255);end ycounter;architecture a_ycounter of yc

3、ounter isbegin PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'EVENT AND clk = '1') THEN IF(enable = '1') THEN cnt := cnt + 1; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;2在步驟1的基礎上請編寫帶使能的同步（異步）復位的遞增（遞減）計數(shù)器的VHDL代碼；library ieee;use ieee.std_logic_116

4、4.all;use ieee.std_logic_unsigned.all;entity ycounter is port(clk,clear,ld,enable:in std_logic; d:in integer range 0 to 255; qk:out integer range 0 to 255);end ycounter;architecture a_ycounter of ycounter isbegin PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'EVENT AND clk =

5、'1') THEN IF(ld = '0') THEN cnt := d; ELSE IF(enable = '1') THEN cnt := cnt + 1; END IF; END IF; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;3在步驟1的基礎上請編寫同步（異步）清零的同步（異步）復位的遞增（遞減）計數(shù)器的VHDL代碼；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;en

6、tity ycounter is port(clk,clear,ld,enable:in std_logic; d:in integer range 0 to 255; qk:out integer range 0 to 255);end ycounter;architecture a_ycounter of ycounter isbegin PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'EVENT AND clk = '1') THEN IF(clear = '0'

7、) THEN cnt := 0; ELSE IF(ld = '0') THEN cnt := d; ELSE IF(enable = '1') THEN cnt := cnt + 1; END IF; END IF; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;四. 實驗結果與分析1請對帶使能的遞增計數(shù)器的功能進行仿真，把仿真的結果圖附上；2請對帶使能的同步（異步）復位的遞增（遞減）計數(shù)器的功能進行仿真，把仿真的結果圖附上；3請對同步（異步）清零的同步（異步）復位的遞增（遞減）計數(shù)器的功能進行仿真，把仿真的結果圖附上；5. 心得體會 這次實驗是設計一個帶使能的同步（異步）復位的遞增（遞減）計數(shù)器和同步（異步）清零的同步（異步）復位的遞增（遞減）。通過本次實驗我掌握了VHDL設計基本的時序邏輯電路及仿真，掌握了Quartus II軟件時鐘的加入方法和觸發(fā)器同步復位和異步復位的實現(xiàn)方式。本實驗中時序邏輯電路在時鐘脈沖的上