WINCupl使用要點(diǎn)

1、跟我學(xué)Cupl之一簡(jiǎn)介Cupl語(yǔ)言大家可能沒(méi)有聽(tīng)說(shuō)過(guò)，實(shí)際上它是國(guó)內(nèi)唯一一種和ABEL語(yǔ)言類(lèi)似，而且可以在 Windows環(huán)境上開(kāi)發(fā)GAL系列PLD的編譯環(huán)境。WinCupl這種編譯環(huán)境由ATMEL公司出品，是免費(fèi)軟件，下載頁(yè)面 是 id=653 ，在該頁(yè)面中選擇 WinCupl 的下載，登記一下你的基本情況就能下載了。下載時(shí)會(huì)給你注冊(cè)碼，很方便。一、Cupl的保留字Cuple的保留字包括以下的字串：APPEND FORMAT OUTASSEMBLY FUNCTION PARTNO ASSY FUSE PINCOMPANY GROUP PINNNODECONDITION IF PRESENT

2、DATE JUMP REV DEFAULT LOC REVISION DESIGNER LOCATION SEQUENCE DEVICE MACRO SEQUENCED ELSE MIN SEQUENCEJK FIELD NAME SEQUENCERS FLD NODE SEQUENCET這些字串是不能被用作其它的用途的。尤其是不能被當(dāng)作標(biāo)號(hào)使用。Cupl語(yǔ)言有一些運(yùn)算符，包括：& # ()- * + / :./* */ ；,!=下面是一個(gè)門(mén)電路的例子，通過(guò)這個(gè)例子我們可以學(xué)到基本的Cupl 語(yǔ)言的用法，在該文件中 /*/ 之間的為注釋。NameGates;PartnoCA0001;Date0

3、7/16/87;DesignerG Woolheiser;CompanyATI;LocationSan Jose, CA.;AssemblyExample;/*/*/* 這是一個(gè)表示CUPL 語(yǔ)言基本用法的例子*/*這個(gè)例子實(shí)現(xiàn)基本門(mén)電路.*/*/*/* 目標(biāo)設(shè)備 : P16L8, P16P8, EP300, and 82S153*/ /*/* 輸入 : 定義簡(jiǎn)單門(mén)電路的輸入端 */Pin 1 = a; /* 引腳1：輸入端，名稱(chēng)是a */Pin 2 = b;/* 輸出端 : 定義 PAL16L8 和 PAL16LD8 器件的輸出端。 */Pin 12 = inva; /* 引腳 11：輸出端

4、，名稱(chēng)是inva */Pin 13 = invb;Pin 14 = and; /*引腳14：輸出端，名稱(chēng)是 and,與VHDL不同，and不是關(guān)鍵字，可以作為標(biāo)號(hào)使用*/Pin 15 = nand;Pin 16 = or;Pin 17 = nor;Pin 18 = xor;Pin 19 = xnor;/* 邏輯實(shí)現(xiàn)部分: 演示如何利用 CUPL 實(shí)現(xiàn)基本門(mén)電路 */inva = !a; /* 反相器*/invb = !b;and = a & b; /* 與門(mén) */nand = !(a & b); /* 與非門(mén) */or = a # b; /* 或門(mén) */xor = a $ b; /* 異或門(mén)

5、*/nor = !(a # b) /* 或非門(mén) */xnor = !(a $ b); /* 同或門(mén) */通過(guò)上面例子的學(xué)習(xí)，我們應(yīng)該對(duì)Cupl 語(yǔ)言有了初步的了解。WinCupl 不但可以編譯該文件，生成JED 的熔絲文件，還可以對(duì)該文件進(jìn)行波形仿真。在做小規(guī)模的PLD 設(shè)計(jì)的時(shí)候，使用 GAL 系列或者 ATF 系列的 PLD 比較方便，也比較便宜。Cupl 文件的基本格式在編寫(xiě)Cupl 語(yǔ)言源文件需要遵守一定的格式，源文件由頭部說(shuō)明、輸入引腳說(shuō)明、輸出引腳說(shuō)明和邏輯實(shí)現(xiàn)4 部分組成，缺一不可。一、頭部說(shuō)明頭部說(shuō)明一般包括以下部分：Name WAITGEN ;Partno P9000183

6、;Revision 02 ;Date 1/11/89 ;Designer Osann ;Company Logical Devices, Inc. ;Assembly PC Memory Board ;Location U106 ;Device F155;Format ij ;Name關(guān)鍵字用來(lái)說(shuō)明邏輯文件的文件名，默認(rèn)的擴(kuò)展名是PLD ,因此可以不寫(xiě)擴(kuò)展名。Partno 關(guān)鍵字用來(lái)說(shuō)明對(duì)特定的 PLD 器件對(duì)應(yīng)的某個(gè)公司的部件號(hào)。如果不知道，可以不要這個(gè)部分。Revision 設(shè)計(jì)公司設(shè)計(jì)該源文件的版本號(hào)?？梢圆惶?，可以沒(méi)有Date 設(shè)計(jì)日期，可以不填，可以沒(méi)有Designer 設(shè)計(jì)者的名稱(chēng)

7、，可以不填，可以沒(méi)有Company 設(shè)計(jì)者所在公司名稱(chēng)，可以不填，可以沒(méi)有Assembly 本設(shè)計(jì)用于PC 機(jī)板卡時(shí)的名稱(chēng)，可以沒(méi)有Location 本設(shè)計(jì)用于 PC 機(jī)板卡時(shí)所在的位置，可以沒(méi)有Device 必填字段，用來(lái)選擇本設(shè)計(jì)所用的具體 PLD 器件型號(hào)，F(xiàn)ormat 用來(lái)指定本文件編譯后產(chǎn)生的燒寫(xiě)芯片文件的種類(lèi)。 h 表示產(chǎn)生 HEX 格式的 ASCII 碼文件， i表示 HL 格式的文件， j 表示產(chǎn)生 JEDEC 格式的文件。二、引腳說(shuō)明在 PLD 源文件中，所用的輸入輸出引腳都必須說(shuō)明后才能使用，因此，可以象下面格式一樣說(shuō)明引腳PIN pin_n=!var ;PIN 是關(guān)鍵字，

8、 pin_n 是引腳號(hào)碼， var 是引腳定義的名字，該名字用在后面的邏輯實(shí)現(xiàn)中。 !是可選的，用來(lái)說(shuō)明引腳的極性，如果沒(méi)有!,輸入是什么就是什么，為同相，如果有! ，就表示輸入后信號(hào)反相。下面是一個(gè)實(shí)際的例子：Pin 2 = !A;Pin 3 = !B;Pin 16 = Y;Y = A & B; /* 邏輯實(shí)現(xiàn)部分 */當(dāng)然，如果有一系列的引腳需要說(shuō)明，這些引腳又是連續(xù)的，可以用 符號(hào)來(lái)說(shuō)明，比如Pin2.6 = A1.5;就表示引腳 2 到 6 用 A1 到 A5 來(lái)表示，比較方便。三、邏輯實(shí)現(xiàn)部分邏輯實(shí)現(xiàn)部分用來(lái)實(shí)現(xiàn)引腳之間的邏輯關(guān)系。它主要靠一些邏輯操作符來(lái)實(shí)現(xiàn)引腳之間的關(guān)系。這些邏輯

9、關(guān)系包括：邏輯符號(hào)例子關(guān)系操作優(yōu)先級(jí)!ANOTANDORXOR其中，!表示非，& 表示與，#表示或，$表示異或，異或的操作優(yōu)先級(jí)最低，非的優(yōu)先級(jí)最高。搞清楚了這些東西，就可以自己實(shí)現(xiàn)最基本的邏輯門(mén)電路了。下一講我們將說(shuō)明如何使用 WinCupl 的環(huán)境。如何使用 WinCupl 軟件環(huán)境WinCupl 是 ATMEL 公司出品的 Cupl 語(yǔ)言的編譯環(huán)境，用于 PLD 器件的編程，支持多種器件，包括 GAL 系列和 ATF 系列。一般來(lái)說(shuō)， ATF 系列的同等級(jí)產(chǎn)品要必GAL 的便宜，比如AFT16V8 就兼容 GAL16V8 ，可以擦寫(xiě)100次，價(jià)格上也便宜1塊2塊，性能都差不多。在 ATM

10、EL 公司的 SPLD/CPLD 欄目中免費(fèi)下載WinCupl 后，可以得到一個(gè)注冊(cè)碼，用這個(gè)碼就可以激活 WinCupl 了，這個(gè)碼沒(méi)有使用時(shí)間的限制。WinCupl 軟件包實(shí)際包括兩個(gè)部分，一個(gè)是 WinCupl,PLD 的編譯環(huán)境，一個(gè)是WinSim ，相當(dāng)于 MAX的波形仿真部分。接下來(lái)我們學(xué)習(xí)如何使用這個(gè)軟件。一、編譯第一個(gè)源文件第一次課我們舉了一個(gè)例子，說(shuō)明了 Cupl 語(yǔ)言的基本結(jié)構(gòu)，下面我們做另一個(gè)例子，就是兩輸入端與門(mén)。具體步驟是：1、啟動(dòng) WinCupl。啟動(dòng)完進(jìn)入主界面后，單擊 File菜單的New,從New中單擊Projet,就是新建一個(gè)工程文件（其實(shí)還是 PLD文件）

11、，在彈出的對(duì)話(huà)框中，可以填您的源文件名字（Name）,填MYGATE ,其它的東西怎么填請(qǐng)您復(fù)習(xí)第2 課的 PLD 文件頭部文件的說(shuō)明部分。這里有個(gè)特殊的地方，就是器件（ Device） ，系統(tǒng)默認(rèn)的是virtual ，就是不針對(duì)任何具體的部件，這里我們改掉，改成g16v8a ，這個(gè)關(guān)鍵字兼容ATF16V8 。2 、單擊 OK 后，系統(tǒng)要你輸入你要用的輸入引腳數(shù)，因?yàn)槲覀冎挥袃蓚€(gè)輸入端，因此填2 ，單擊OK 按鈕。3、系統(tǒng)要你輸入要用到的輸出引腳數(shù)，填1，單擊OK 按鈕。4 、系統(tǒng)要你輸入要使用到的中間節(jié)點(diǎn)數(shù)，我們不需要，填0，單擊 OK 按鈕。這樣系統(tǒng)就建立了一個(gè)PLD 文件，文件名就是MY

12、GATE.PLD 。系統(tǒng)將該文件顯示出來(lái)了，就象下面這樣：Name MYGATE ;PartNo 00 ;Date 2006-8-9 ;Revision 01 ;Designer WUJIAN ;Company TALE ;Assembly None ;Location ;Device g16v8a ;/* *INPUT PINS */PIN =; /*/PIN =; /*/* * OUTPUT PINS */PIN =; /*/因此，這個(gè)文件是空的，我們填一下，將輸入輸出引腳都填好，把邏輯也寫(xiě)完，就象下面這樣：Name MYGATE ;PartNo 00 ;Date 2006-8-9 ;Re

13、vision 01 ;Designer WUJIAN ;Company TALE ;Assembly None ;Location ;Device g16v8a ;/* * INPUT PINS */*/*/PIN 2 = a; /*PIN 3 = b; /*/* * OUTPUT PINS */PIN 12 = Y; /*/Y = a & b;寫(xiě)好后，我們需要編譯該文件。在 Run 菜單中，單擊 Device Dependent Compile ，就是基于器件型號(hào)的編譯。如果沒(méi)有出現(xiàn)什么鍵入錯(cuò)誤，都能成功編譯。編譯完成后，我們來(lái)仿真一下看看波形。二、仿真的基本方法編譯完成后。單擊工具欄圖標(biāo)的

14、從右側(cè)數(shù)第 2 個(gè)，啟動(dòng) WinSim 。啟動(dòng)完成后，單擊 WinSim 菜單 File 中New1、在彈出的 Design Properties對(duì)話(huà)框中,單擊 Design File按鈕，選中 MYGATE.PLD 文件，按“確認(rèn)按鈕繼續(xù)。在 Design Properties對(duì)話(huà)框中，單擊 OK按鈕確認(rèn)。2、接下來(lái) WinSim會(huì)提示是否創(chuàng)建 MYGATE.SIM 文件并編譯它，單擊“是”繼續(xù)。3、不管接下來(lái)的提示，在 WinSim中Signal （信號(hào)）菜單中單擊 Add,在彈出的Add Signal對(duì)話(huà)框中不斷單擊OK按鈕將a、b、y三個(gè)信號(hào)加到波形圖中。單擊Done關(guān)閉該對(duì)話(huà)框。4、

15、在 WinSim的File菜單中單擊Save項(xiàng)保存該項(xiàng)目。5、在黑色的網(wǎng)格的左上方有個(gè)Value, Value右邊有個(gè)1,在1所在的灰色條上單擊鼠標(biāo)右鍵，在彈出的菜單中的Add Vector上單擊鼠標(biāo)左鍵，在彈出的對(duì)話(huà)框中輸入3,表示增加波形仿真的 3段。6、在a的右側(cè)的波形上單擊鼠標(biāo)右鍵，依次選 0, 0, 1, 1,在b的波形上單擊鼠標(biāo)右鍵，依次選 0, 1,0, 1。7、保存該工程。在 Simulator菜單中選擇Simulator開(kāi)始仿真，就可以看到 y的波形了。如下圖所示唇星即5而-田CUPLMYGATE。量 F|e View SignalWindow He|p口后舊|朝回回唱|制夕

16、|扇F1 t 2 t 34Signal Value i i i 卜本次課我們學(xué)習(xí)了如何利用 WinCupl進(jìn)彳f PLD邏輯設(shè)計(jì)和基本仿真方法。祝大家工作順利，學(xué)習(xí)愉快。實(shí)現(xiàn)一個(gè)4D觸發(fā)器我們?cè)瓉?lái)學(xué)D觸發(fā)器的時(shí)候，如果全部用組合邏輯來(lái)實(shí)現(xiàn)，推導(dǎo)出來(lái)的式子會(huì)很長(zhǎng)很長(zhǎng)，如果這么傻做的 話(huà)，會(huì)很麻煩。現(xiàn)在我們用引腳擴(kuò)展名來(lái)實(shí)現(xiàn)就很方便。我們以GAL16V8B （在 WinCupl中對(duì)應(yīng)的編譯型號(hào)為 g16V8a）為例，GAL16V8B 一共有20個(gè)引腳。第1引腳是CLK,即時(shí)鐘引腳，第29引腳是輸入引腳，共8個(gè)。第10引腳是地，第11引腳是OE,低電平禁止，高電平允許。第 1219是輸出引腳，共8個(gè)

17、，第20引腳是電源，一般可接 +5V?，F(xiàn)在我們用該器件來(lái)實(shí)現(xiàn)一個(gè)4D 觸發(fā)器，即 4 個(gè)同樣的 D 觸發(fā)器。在 WinCupl 中新建一個(gè)工程，文件內(nèi)容如下：Name DSample ;PartNo 00 ;Date 2006-8-9 ;ReVision 01 ;Designer Wu Jian ;Company Tale ;Assembly None ;Location ;DeVice g16V8a ;/* * INPUT PINS */PIN 2.5 = A1.4;/* * OUTPUT PINS */PIN 18 = Q1;PIN 17 = Q2;PIN 16 = Q3;PIN 15 =

18、 Q4;Q1.D = A1;Q2.D = A2;Q3.D = A3;Q4.D = A4;很有意思吧。關(guān)鍵是最后的 QX.D 。這個(gè)“ .D”表示把Q1Q4當(dāng)D觸發(fā)器用。A1A4就是這4個(gè)D觸發(fā)器的輸入端，Q1Q4就是D觸發(fā)器的輸出端，正好4個(gè)。有人就要問(wèn)了，時(shí)鐘端呢？不要急，GAL16V8B 的第1個(gè)引腳就是時(shí)鐘端，當(dāng)時(shí)鐘端的輸入信號(hào)出現(xiàn)上升沿的時(shí)候就將第25引腳的信號(hào)鎖存到第1815引腳。而11引腳可以當(dāng)OE使能端用，正好一個(gè) D觸發(fā)器。本文件編譯后，在 Proteus軟件中的仿真圖如下所示：好了，這個(gè)圖大家可以自己去仿真。如果看過(guò)我的文章后對(duì)您有幫助的話(huà)，就達(dá)到我的目的了。在Proteus

19、中仿真上面3次課中我們學(xué)會(huì)了 Cupl的基本語(yǔ)法和如何利用 WinCupI軟件包中兩個(gè)重要的部分 WinCupI和WinSim 進(jìn)行設(shè)計(jì)與波形仿真。如果我們需要驗(yàn)證 PLD器件與其它器件聯(lián)合工作的情況呢？那就需要利用另一個(gè)著 名的仿真軟件Proteus軟件自帶PLD庫(kù)進(jìn)行了。接下來(lái)我們把 MYGATE項(xiàng)目在Proteus中進(jìn)行仿真。相信大家對(duì) Proteus已經(jīng)比較熟悉了。我們要做的 其實(shí)很簡(jiǎn)單。裝好 Proteus后（我用的是Proteus 6.9，其實(shí)6以上就可以了），在元件庫(kù)的PLD/FPGA項(xiàng)目中選擇AM16V8 ,其實(shí)就是GAL16V8 ,將其拖到原理圖上， 然后拖電阻和開(kāi)關(guān)到原理圖

20、上，再拖個(gè)發(fā)光管 到電路上。將其連好，如下圖所示在原理圖的AM16V8上，選中它，然后在上面單擊鼠標(biāo)左鍵，在彈出的對(duì)話(huà)框的JEDEC Fuse Map File欄中單擊右側(cè)的瀏覽圖標(biāo)，裝入 MYGATE.JED文件即可。單擊 OK按鈕關(guān)閉該對(duì)話(huà)框。最后仿真該電路圖。仿真開(kāi)始后，可以通過(guò)撥動(dòng)開(kāi)關(guān)，看 AM16V8第12腳的輸出結(jié)果，正好是一個(gè)與 門(mén)的邏輯。好了。我們已經(jīng)介紹了 PLD器件的編程方法、編程工具的使用和如何進(jìn)行實(shí)際情況的模擬。大家就可以自己設(shè)計(jì)出一些可用的電路了到底有哪些重要的引腳擴(kuò)展名Cupl語(yǔ)言中引腳重要的擴(kuò)展名包括：擴(kuò)展名等式的某側(cè).AP左邊（L）flip-flop的異步預(yù)置.

21、ARLflip-flop的異步復(fù)位.APMUXL多路選擇器的異步預(yù)置.ARMUXL多路選擇器的異步復(fù)位.BYPL可編程寄存器的旁路.CALComplement array.CELflip-flop的D觸發(fā)器的輸入使能.CKLflip-flop的可編程時(shí)鐘.CKMUXL多路器件的時(shí)鐘.DLflip-flop的D觸發(fā)器的輸入端DFB右邊（R）D寄存器回饋路徑選擇.DQRD鎖存器的Q 端 flip-flop擴(kuò)展名等式的某側(cè).IMUXL 多路選擇器的2 引腳的選擇端.INTR寄存器宏單元的內(nèi)部回饋路徑.JLJK 觸發(fā)器的 J 端 flip-flop.KLJK 觸發(fā)器的 K 端 flip-flop.LL

22、D 輸入鎖存器.LEL可編程鎖存器使能.LEMUXL鎖存器使能多路選擇器.OEL可編程輸出使能.OEMUXL三態(tài)門(mén)的使能端.PRL可編程預(yù)置端.RLflip-flop 的 RS 觸發(fā)器 R 輸入端.SLflip-flop的RS觸發(fā)器S輸入端.SPLflip-flop 的異步置位端S.SRLflip-flop 的異步復(fù)位端R.TLflip-flop 的 T 觸發(fā)器輸入端由上面的列表可以知道，這些東西有些我們做小規(guī)模的 PLD 設(shè)計(jì)的時(shí)候根本用不上。如果是小規(guī)模的pld ，上面的某些擴(kuò)展名是不支持的，比如在GAL16V8B 設(shè)計(jì)中， LE 就不支持。不過(guò)，我們能用觸發(fā)器就是一個(gè)很大的進(jìn)步，這樣可以

23、在幾百個(gè)門(mén)邏輯的規(guī)模下設(shè)計(jì)一些市面上買(mǎi)不到的器件。做一個(gè) JK 觸發(fā)器在前面的課程中我們學(xué)到了如何做一個(gè)4D 觸發(fā)器，也知道了引腳擴(kuò)展名。但是，如果你直接用 .J 和 .K 來(lái)申明一個(gè) JK 觸發(fā)器，并想用它在 gal16V8b 中實(shí)現(xiàn)是不可能的。為什么呢？因?yàn)镚AL16V8 手冊(cè)中指出，內(nèi)部只有 D 觸發(fā)器的邏輯，沒(méi)有JK 觸發(fā)器的邏輯，想直接借用是不可能的?？晌覀冃枰粋€(gè)jk 觸發(fā)器怎么辦呢？我們可以查 數(shù)字電子技術(shù) 一類(lèi)的書(shū)， 這些書(shū)中有的就告訴了我們?cè)趺从?D 觸發(fā)器實(shí)現(xiàn)一個(gè)jk 觸發(fā)器，基本邏輯是：Q.D = (J1&!Q)#(!K1&Q);我們把這個(gè)邏輯用 GAL16V8 實(shí)現(xiàn)就可

24、以了。如果你看不懂的話(huà)，我可以解釋一下。 Q 就是數(shù)字電子書(shū) 上的 Qn 。 !Q 就是 Qn 取反。我們現(xiàn)在把這個(gè)東西用 Cupl 語(yǔ)言實(shí)現(xiàn)如下：Name JKSample ;PartNo 00 ;Date 2006-8-10 ;Revision 01 ;Designer Wu Jian ;Company Zhu Zhou AI ;Assembly None ;Location ;Device g16v8a ;/* * INPUT PINS */*/*/PIN 2 = J1; /*PIN 3 = K1; /*/* * OUTPUT PINS */*/PIN 18 = Q; /*Q.D = (J1&!Q)#(!K1&Q);把這個(gè)文件敲進(jìn)去。如果敲入正確，就能正常編譯。在利用 Proteus 仿真的時(shí)候， GAL16V8B 的第 1 腳 是時(shí)鐘CLK,上升沿有效，第 2腳是J腳，置位腳，第3腳是K腳，復(fù)位腳，第18腳是Q輸出端。試試 看，這里我們就不需要給圖了，只要你正確連線(xiàn)