《半導(dǎo)體集成電路》考試題目及參考答案

1、第一部分 考試試題 第 0 章 緒論 1. 什么叫半導(dǎo)體集成電路？ 2. 按照半導(dǎo)體集成電路的集成度來分，分為哪些類型，請(qǐng)同時(shí)寫出它們對(duì)應(yīng)的英文縮寫？ 3. 按照器件類型分，半導(dǎo)體集成電路分為哪幾類？ 4. 按電路功能或信號(hào)類型分，半導(dǎo)體集成電路分為哪幾類 ？ 5. 什么是特征尺寸？它對(duì)集成電路工藝有何影響 ？ 6. 名詞解釋：集成度、 wafer size 、die size 、摩爾定律？ 第 1 章 集成電路的基本制造工藝 1. 四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？ 2. 在制作晶體管的時(shí)候，襯底材料電阻率的選取對(duì)器件有何影響？。 3. 簡(jiǎn)單敘述一下pn結(jié)隔離的NPNS體管的光刻步

2、驟？ 4. 簡(jiǎn)述硅柵p阱CMOS勺光刻步驟？ 5. 以p阱CMO工藝為基礎(chǔ)的BiCMOS勺有哪些不足？ 6. 以N阱CMO工藝為基礎(chǔ)的BiCMOS勺有哪些優(yōu)缺點(diǎn)？并請(qǐng)?zhí)岢龈倪M(jìn)方法。 7請(qǐng)畫出NPN晶體管的版圖，并且標(biāo)注各層摻雜區(qū)域類型。 8.請(qǐng)畫出CMO反相器的版圖，并標(biāo)注各層摻雜類型和輸入輸出端子 第 2 章 集成電路中的晶體管及其寄生效應(yīng) 1. 簡(jiǎn)述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略？。 2. 什么是集成雙極晶體管的無源寄生效應(yīng)？ 3. 什么是MO霸體管的有源寄生效應(yīng)？ 4. 什么是MOS晶體管的閂鎖效應(yīng)，其對(duì)晶體管有什么影響 ？ 5. 消除“ Latch-up ”效應(yīng)的方法

3、？ 6. 如何解決MOSM牛的場(chǎng)區(qū)寄生MOSFE效應(yīng)？ 7. 如何解決MOSM牛中的寄生雙極晶體管效應(yīng)？ 第 3 章 集成電路中的無源元牛 1. 雙極性集成電路中最常用的電阻器和 MOS!成電路中常用的電阻都有哪些？ 2. 集成電路中常用的電容有哪些。 3. 為什么基區(qū)薄層電阻需要修正。 4. 為什么新的工藝中要用銅布線取代鋁布線。 5. 運(yùn)用基區(qū)擴(kuò)散電阻，設(shè)計(jì)一個(gè)方塊電阻200歐，阻值為1K的電阻，已知耗散功率為 20W/C m2，該電阻上的壓降為5V,設(shè)計(jì)此電阻。 第4章TTL電路 1. 名詞解釋 電壓傳輸特性 開門/ 關(guān)門電平 邏輯擺幅 過渡區(qū)寬度 輸入短路電流 輸入漏電流 靜態(tài)功耗 瞬

4、態(tài)延遲時(shí)間 瞬態(tài)存儲(chǔ)時(shí)間 瞬態(tài)上升時(shí)間 瞬態(tài)下降時(shí)間 瞬時(shí)導(dǎo)通時(shí)間 2. 分析四管標(biāo)準(zhǔn) TTL 與非門（穩(wěn)態(tài)時(shí)）各管的工作狀態(tài)？ 3. 在四管標(biāo)準(zhǔn)與非門中， 那個(gè)管子會(huì)對(duì)瞬態(tài)特性影響最大， 并分析原因以及帶來那些困難 4. 兩管與非門有哪些缺點(diǎn)， 四管及五管與非門的結(jié)構(gòu)相對(duì)于兩管與非門在那些地方做了改 善，并分析改善部分是如何工作的。四管和五管與非門對(duì)靜態(tài)和動(dòng)態(tài)有那些方面的改進(jìn)。 5. 相對(duì)于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進(jìn)部分是如何工作 的。 6. 畫出四管和六管單元與非門傳輸特性曲線。 并說明為什么有源泄放回路改善了傳輸特性 的矩形性。 7. 四管與非門中，如果高電平

5、過低，低電平過高，分析其原因，如與改善方法，請(qǐng)說出你 的想法。 8. 為什么TTL與非門不能直接并聯(lián)？ 9. OC門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會(huì)出現(xiàn) TTL與非門并聯(lián)的問題。 第5章MOS反相器 1請(qǐng)給出NMO晶體管的閾值電壓公式，并解釋各項(xiàng)的物理含義及其對(duì)閾值大小的影響 （即 各項(xiàng)在不同情況下是提高閾值還是降低閾值）o 2. 什么是器件的亞閾值特性，對(duì)器件有什么影響？ 3. MOS晶體管的短溝道效應(yīng)是指什么，其對(duì)晶體管有什么影響？ 4. 請(qǐng)以PMO晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對(duì)PMO晶體管閾值電壓和漏源電 流的影響。 5. 什么是溝道長(zhǎng)度調(diào)制效應(yīng)，對(duì)器件有什么影響？ 6. 為

6、什么MOSI體管會(huì)存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）？ 7. 請(qǐng)畫出晶體管的Id Vds特性曲線，指出飽和區(qū)和非飽和區(qū)的工作條件及各自的電流方程 （忽略溝道長(zhǎng)度調(diào)制效應(yīng)和短溝道效應(yīng)） 。 8. 給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計(jì)算VTC曲線上的臨界電 壓值。 9. 考慮下面的反相器設(shè)計(jì)問題：給定 Vk=5V, K=30uA/V2，VTo=1V 設(shè)計(jì)一個(gè)VoL=0.2V的電阻負(fù)載反相器電路，并確定滿足VOl條件時(shí)的晶體管的寬長(zhǎng)比（W/L） 和負(fù)載電阻R的阻值。 10. 考慮一個(gè)電阻負(fù)載反相器電路：Vd=5V, Kn=20uA/V2，Vto=O.8V，R_=20

7、0K，W/L=2 計(jì)算VTC曲線上的臨界電壓值（VOl、Voh、Vl、Vh ）及電路的噪聲容限，并評(píng)價(jià)該直流反相 器的設(shè)計(jì)質(zhì)量。 11. 設(shè)計(jì)一個(gè)VOl=O.6V的電阻負(fù)載反相器，增強(qiáng)型驅(qū)動(dòng)晶體管VTo=1V, VdD=5V 1）求 VIL 和 VIH 2）求噪聲容限Vnm和VNmh 12. 采用MOSFE作為nMOS反相器的負(fù)載器件有哪些優(yōu)點(diǎn)？ 13增強(qiáng)型負(fù)載nMO販相器有哪兩種電路結(jié)構(gòu)？簡(jiǎn)述其優(yōu)缺點(diǎn)。 14.以飽和增強(qiáng)型負(fù)載反相器為例分析 E/E反相器的工作原理及傳輸特性。 15試比較將nMOS E /E反相器的負(fù)載管改為耗盡型nMOSFE后，傳輸特性有哪些改善？ 16.耗盡型負(fù)載nMO販

8、相器相比于增強(qiáng)型負(fù)載nMO販相器有哪些好處？ 17有一 nMOS E /D反相器，若VTe=2V, Vtd=-2V，心/Knd=25, Vdd=2V,求此反相器的高、低 輸出邏輯電平是多少？ 18. 什么是CMO電路？簡(jiǎn)述CMO反相器的工作原理及特點(diǎn)。 19. 根據(jù)CMO反相器的傳輸特性曲線計(jì)算 Vl和Vh。 20. 求解CMO反相器的邏輯閾值，并說明它與哪些因素有關(guān)？ 21. 為什么的PMO尺寸通常比NMOS勺尺寸大？ 22 考慮一個(gè)具有如下參數(shù)的 CMO反相器電路： VDD=3.3V V TN=0.6V V TP=-0.7V K N =2 00uA/V 2 K p=80uA/V2 計(jì)算電路

9、的噪聲容限。 23. 采用0.35um工藝的CMO反相器，相關(guān)參數(shù)如下：VdD=3.3V NMOSVtn=0.6V 卩 nCOx =60uA/V2 (W/L) n=8 PMOS Vtp=-0.7V卩 pCOx =25uA/V2 (W/L) p=12 求電路的噪聲容限及邏輯閾值。 24. 設(shè)計(jì)一個(gè)CMO反相器， “MO： VTn=0.6V 卩 nCOx=60uA/V2 PMOS VTp=-0.7V卩 pCOx=25uA/V2 電源電壓為 3.3V， LN=LP=0.8um 1) 求 VM=1.4V 時(shí)的 WN/WP。 2) 此CMO販相器制作工藝允許 Vtn、p的值在標(biāo)稱值有正負(fù)15%勺變化，假

10、定其他參數(shù) 仍為標(biāo)稱值，求Vm的上下限。 25. 舉例說明什么是有比反相器和無比反相器。 26以CMO反相器為例，說明什么是靜態(tài)功耗和動(dòng)態(tài)功耗。 27.在圖中標(biāo)注出上升時(shí)間tr、下降時(shí)間tf、導(dǎo)通延遲時(shí)間、截止延遲時(shí)間，給出延遲時(shí) 間tpd的定義。若希望tr=tf，求WW。 t 第6章CMOS靜態(tài)邏輯門 1. 畫出F=A B的CMO組合邏輯門電路。 2. 用CMO組合邏輯實(shí)現(xiàn)全加器電路。 3. 計(jì)算圖示或非門的驅(qū)動(dòng)能力。為保證最壞工作條件下，各邏輯門的驅(qū)動(dòng)能力與標(biāo)準(zhǔn)反相 器的特性相同，N管與P管的尺寸應(yīng)如何選取？ F 4. 畫出F=ab+cd的CMO組合邏輯門電路，并計(jì)算該復(fù)合邏輯門的驅(qū)動(dòng)能力

11、 5 簡(jiǎn)述CMO靜態(tài)邏輯門功耗的構(gòu)成。 6. 降低電路的功耗有哪些方法? 7. 比較當(dāng)FO=1時(shí)，下列兩種8輸入的AND門，那種組合邏輯速度更快? 3/1 1 2 第7章傳輸門邏輯 一、填空 1 寫出傳輸門電路主要的三種類型和他們的缺點(diǎn)： (1) ，缺點(diǎn)：； (2) ，缺點(diǎn)：; (3) ，缺點(diǎn)：。 2傳輸門邏輯電路的振幅會(huì)由于 減小，信號(hào)的 也較復(fù)雜，在多段接續(xù) 時(shí)，一般要插入o 3. 一般的說，傳輸門邏輯電路適合 邏輯的電路。比如常用的和 、解答題 1 分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用。 2. 根據(jù)下面的電路回答問題： 分析電路，說明電路的B區(qū)域完成的是什么功能，

12、設(shè)計(jì)該部分電路是為了解決 NMO傳輸 門電路的什么問題？ 3假定反向器在理想的Vd/2時(shí)轉(zhuǎn)換，忽略溝道長(zhǎng)度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門 電路原理圖回答問題。 （1）電路的功能是什么？ （2）說明電路的靜態(tài)功耗是否為零，并解釋原因。 4. 分析比較下面 2種電路結(jié)構(gòu)， 說明圖 1 的工作原理， 介紹它和圖 2所示電路的相同點(diǎn)和 不同點(diǎn)。 圖1 圖 2 5根據(jù)下面的電路回答問題。 已知電路B點(diǎn)的輸入電壓為2.5V，C點(diǎn)的輸入電壓為0V。當(dāng)A點(diǎn)的輸入電壓如圖a時(shí)，畫 出X點(diǎn)和OUT點(diǎn)的波形，并以此說明NMOS口 PMO傳輸門的特點(diǎn)。 A點(diǎn)的輸入波形 6 寫出邏輯表達(dá)式C=A B的真值表，并根據(jù)真

13、值表畫出基于傳輸門的電路原理圖。 7. 相同的電路結(jié)構(gòu)， 輸入信號(hào)不同時(shí)， 構(gòu)成不同的邏輯功能。 以下電路在不同的輸入下可 以完成不同的邏輯功能，寫出它們的真值表，判斷實(shí)現(xiàn)的邏輯功能。 8. 分析下面的電路，根據(jù)真值表，判斷電路實(shí)現(xiàn)的邏輯功能。 第8章動(dòng)態(tài)邏輯電路 一、填空 1 .對(duì)于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的 網(wǎng)組成，輸出信號(hào)與電 源之間插入了柵控制極為時(shí)鐘信號(hào)的,邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信 號(hào)的。 2. 對(duì)于一個(gè)級(jí)聯(lián)的多米諾邏輯電路，在評(píng)估階段：對(duì) PDN網(wǎng)只允許有跳變，對(duì)PUN 網(wǎng)只允許有 跳變，PDN與 PDN相連或PUN與 PUN相連時(shí)中間應(yīng)接入 。 二、解

14、答題 1. 分析電路，已知靜態(tài)反向器的預(yù)充電時(shí)間，賦值時(shí)間和傳輸延遲都為T/2。 說明當(dāng)輸入產(chǎn)生一個(gè)0-1轉(zhuǎn)換時(shí)會(huì)發(fā)生什么問題？當(dāng)1-0轉(zhuǎn)換時(shí)會(huì)如何？如果這樣， 描述會(huì)發(fā)生什么并在電路的某處插入一個(gè)反向器修正這個(gè)問題。 2. 從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。從而說明 CMOS! 態(tài)組合邏輯電路的特點(diǎn)。 圖A圖B 3. 分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同，說明 其特點(diǎn)。 4. 分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同 析它的工作原理。 5. 簡(jiǎn)述動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)

15、生的原因和解決的方法。 6. 分析下列電路的工作原理，畫出輸出端 OUT勺波形。 7. 結(jié)合下面電路，說明動(dòng)態(tài)組合邏輯電路的工作原理。 第9章觸發(fā)器 1. 用圖說明 如何給SR鎖存器加時(shí)鐘控制。 2. 用圖說明 如何把SR鎖存器連接成 D鎖存器，并且給出 所畫D鎖存器的真值表 3. 畫出用與非門表示的SR觸發(fā)器的MOST級(jí)電路圖 4. 畫出用或非門表示的SR觸發(fā)器的MOST級(jí)電路圖 5仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實(shí)現(xiàn)還是與非門實(shí)現(xiàn) 6.仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實(shí)現(xiàn)還是與非門實(shí)現(xiàn) 7.下圖給出的是一個(gè)最簡(jiǎn)單的動(dòng)態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值

16、 損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。 CLK 丄 I I2 8. 下圖給出的是一個(gè)最簡(jiǎn)單的動(dòng)態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值 損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。 CLK DQ CLK 9. 下圖給出的是一個(gè)最簡(jiǎn)單的動(dòng)態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值 損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。 10. 解釋下面的電路的工作過程 畫出真值表。（提示 注意圖中的兩個(gè)反相器尺寸是不同 的） CLK 11. 解釋下面的電路的工作過程 畫出真值表 CLK 12

17、. 解釋靜態(tài)存儲(chǔ)和動(dòng)態(tài)存儲(chǔ)的區(qū)別和優(yōu)缺點(diǎn)比較。 13. 闡述靜態(tài)存儲(chǔ)和動(dòng)態(tài)存儲(chǔ)的不同的的存儲(chǔ)方法。 14. 觀察下面的圖，說明這個(gè)存儲(chǔ)單元的存儲(chǔ)方式，存儲(chǔ)的機(jī)理 _ r.i k CLK 15. 觀察下面的圖，說明這個(gè)存儲(chǔ)單元的存儲(chǔ)方式，存儲(chǔ)的機(jī)理 CLK 16. 說明鎖存器和觸發(fā)器的區(qū)別并畫圖說明 17. 說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說明 18. 建立時(shí)間 19. 維持時(shí)間 20. 延遲時(shí)間 21. 連接下面兩個(gè)鎖存器使它們構(gòu)成主從觸發(fā)器，并畫出所連的主從觸發(fā)器的輸入輸出波 CLK CLK 形圖 22. 簡(jiǎn)述下時(shí)鐘重疊的起因所在 23. 下圖所示的是兩相時(shí)鐘發(fā)生器，根據(jù)時(shí)鐘信號(hào)把下面四

18、點(diǎn)的的波形圖畫出 24. 反相器的閾值一般可以通過什么進(jìn)行調(diào)節(jié) 25. 施密特觸發(fā)器的特點(diǎn) 26. 說明下面電路的工作原理，解釋它怎么實(shí)現(xiàn)的施密特觸發(fā) 27. 畫出下面施密特觸發(fā)器的示意版圖 28. 同寬長(zhǎng)比的PMOS口 NMO誰的閾值要大一些 第10章邏輯功能部件 1、根據(jù)多路開關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的 CMO電路圖 2、根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的 CMO電路圖。 3、計(jì)算下列多路開關(guān)中P管和N管尺寸的比例關(guān)系。 4、根據(jù)下列電路圖寫出 SUM和Co的邏輯關(guān)系式，并根據(jù)輸 入波形畫出其SUM和Co的輸出波形。 K K0 Y 1 1 D0 1 0 D 0 1 0 0 D3 K1

19、K0 Y 1 1 D0 1 0 D1 0 1 D2 00D3 5、計(jì)算下列逐位進(jìn)位加法器的延遲，并指出如何減小加法器 的延遲 6畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=A B。.1 7、試分析下列桶型移位器各種sh輸入下的輸出情況。 8、試分析下列對(duì)數(shù)移位器各種sh輸入下的輸出情況 第11章存儲(chǔ)器 填空 1. 可以把一個(gè)4Mb的SRAM設(shè)計(jì)成Hirose90 由32塊組成的結(jié)構(gòu)，每一塊含有128Kb,由 1024行和 列的陣列構(gòu)成。行地址（ X）、列地址（Y）、和塊地址（Z）分別 為、位寬。 2 .對(duì)一個(gè)512X 512的NOR MOS假設(shè)平均有50%勺輸出是低電平，有一已設(shè)計(jì)電路的靜

20、態(tài)電流大約等于0.21mA（輸出電壓為1.5V時(shí)），則總靜態(tài)功耗為 ，就從計(jì)算得到的功耗看，這個(gè)電路設(shè)計(jì)的 “好”或“差”）。 3. 一般的，存儲(chǔ)器由 、和三部分組成 4. 半導(dǎo)體存儲(chǔ)器按功能可分為： 和;非揮發(fā)存儲(chǔ)器有 和 、解答題 1 確定圖1中ROM中存放地址0, 1, 2和3處和數(shù)據(jù)值。并以字線 WL0為例，說明原理。 圖 1 一個(gè) 4X 4 的 OR ROM 2. 畫一個(gè)2X 2的MOS O魁ROM1單元陣列，要求地址0, 1中存儲(chǔ)的數(shù)據(jù)值分別為 01和 00。并簡(jiǎn)述工作原理。 3. 確定圖2中ROM中存放地址0, 1, 2和3處的數(shù)據(jù)值。并簡(jiǎn)述工作原理。 圖 2 一個(gè) 4X4 的

21、NOR ROM 4. 畫一個(gè)2X 2的MOS NO型 ROM單元陣列，要求地址0, 1中存儲(chǔ)的數(shù)據(jù)值分別為01和 01。并簡(jiǎn)述工作原理。 5. 如圖3為一個(gè)4X 4的NOR ROM假設(shè)此電路采用標(biāo)準(zhǔn)的 0.25卩m CMOS：藝實(shí)現(xiàn),確定 PMO上拉器件尺寸使最壞的情況下 VOl值不會(huì)高于1.5V(電源電壓為2.5V)。這相當(dāng)于字線 擺為 1V。NMO尺寸取(W/L)=4/2。 圖 3 一個(gè) 4X4 的 NOR ROM 6. 確定圖4中ROM中存放地址0, 1, 2和3處和數(shù)據(jù)值。并簡(jiǎn)述工作原理。 圖 4 一個(gè) 4X4 的 NAND ROM 7. 畫一個(gè)2X 2的MOS NAN型ROM單元陣列

22、，要求地址0, 1中存儲(chǔ)的數(shù)據(jù)值分別為10 和 10。并簡(jiǎn)述工作原理。 8. 預(yù)充電雖然在NOR RO中工作得很好，但它應(yīng)用到 NAND RO時(shí)卻會(huì)出現(xiàn)某些嚴(yán)重的問 題。請(qǐng)解釋這是為什么？ 9. sram , flash?memory，及 dram 的區(qū)別？ 10. 給出單管DRAM勺原理圖。并按圖中已給出的波形畫出 X波形和BL波形，并大致標(biāo)出 電壓值。 11. 試問單管DRAM單元的讀出是不是破壞性的？怎樣補(bǔ)充這一不足？（選作）有什么辦法 提高 refresh?time ？ 12. 給出三管DRAM的原理圖。并按圖中已給出的波形畫出 X和BL1波形，并大致標(biāo)出電壓 值。（選作）試問有什么辦

23、法提高 refresh?time ？ 13. 對(duì) 仃DRAM假設(shè)位線電容為1pF,位線預(yù)充電電壓為1.25V。在存儲(chǔ)數(shù)據(jù)為1和0時(shí) 單元電容Cs（50fF ）上的電壓分別等于1.9V和0V。這相當(dāng)于電荷傳遞速率為4.8%。求讀 操作期間位線上的電壓擺幅。 14. 給出一管單元DRA啲原理圖，并給出版圖 15以下兩圖屬于同類型存儲(chǔ)器單元。試回答以下問題: (1) :它們兩個(gè)都是哪一種類型存儲(chǔ)器單元？分別是什么類型的？ (2) ：這兩種存儲(chǔ)單元有什么區(qū)別？分別簡(jiǎn)述工作原理。 16畫出六管單元的SRAW體管級(jí)原理圖。并簡(jiǎn)述其原理。 第12章 模擬集成電路基礎(chǔ) 1. 如圖1.1所示的電路，畫出跨導(dǎo)對(duì)

24、Vds的函數(shù)曲線。 圖1.1 2. 如圖1.3所示，假設(shè) vth0 = 0.6V,=0.4V12,而2 f =0.7V。如果VX從 到。變化，畫 出漏電流的曲線。 圖1.3 3. 保持所有其他參數(shù)不變，對(duì)于L=L1和L=2L1,畫出MOSFE的| D隨VDS變化的特性 曲線。 4. 什么叫做亞閾值導(dǎo)電效應(yīng)？并簡(jiǎn)單畫出log | d-Vgs特性曲線。 5. 畫出圖1.7中M的g和g隨偏置電流I 1的變化草圖。 mmb 圖1.7 6. 假設(shè)圖1.9中的M被偏置到飽和區(qū)，計(jì)算電路的小信號(hào)電壓增益。 圖1.9 7 比較工作在線性區(qū)和飽和區(qū)的 皿0前負(fù)載時(shí)的共源級(jí)的輸出特性。 8在圖1.10 (a)所示

25、的源跟隨器電路中，已知 W L ,=20/0.5 , I 1=200 A，vth0=O.6V, 2=0.7V, C =50 A/V2 和 =0.4V12。 Fn 匕 x (a) 計(jì)算Vin価時(shí)的Vout。 (b) 如果I 1用圖1.10 (b)中的M來實(shí)現(xiàn)，求出維持M工作在飽和區(qū)時(shí) W L 2的最小值。 圖 1.10( a)圖 1.10( b) 9如圖1.11所示，晶體管M得到輸入電壓的變化 V,并按比例傳送電流至50的傳輸 線上。在圖1.11 (a)中，傳輸線的另一端接一個(gè) 50的電阻；在圖1.11 (b)中，傳輸 線的另一端接一個(gè)共柵極。假設(shè)0。計(jì)算在低頻情況下，兩種接法的增益 乂蘭。 V

26、in 圖 1.11 (a) 圖 1.11 (b) 10 什么是差動(dòng)信號(hào)？簡(jiǎn)單舉例說明利用差動(dòng)信號(hào)的優(yōu)勢(shì)。 11 在圖1.12所示的電路中，M管的寬度是M的兩倍。計(jì)算Vi 1和/.2的偏置值相等時(shí) in1in 2 的小信號(hào)增益。 圖 1.12 12. 圖1.13電路中，用一個(gè)電阻而不是電流源來提供1mA勺尾電流。已知：W/L仁= 2 25/0.5，VtH=.6V，n Cox=50 A/V，0，V DD =3Vo (a) 如果Rss上的壓降保持在0.5V，則輸入共模電壓應(yīng)為多少？ (b) 計(jì)算差模增益等于5時(shí)rd的值。 圖 1.13 13. 在圖1.14 (a)中，假設(shè)所有的晶體管都相同，畫出當(dāng)V

27、x從一個(gè)大的正值下降時(shí)|X和 Vb的草圖。 圖 1.14 (a) 14 .在圖1.15中，如果所有的管子都工作在飽和區(qū)，忽略溝道長(zhǎng)度調(diào)制，求M的漏電流。 16. 假設(shè)圖1.16中所有的晶體管都工作在飽和區(qū)，且W L 3= W L 4，0，求| out的 表達(dá)式。 圖 1.15 圖 1.16 17. 簡(jiǎn)要敘述與溫度無關(guān)的帶隙基準(zhǔn)電壓源電路的基本原理。 18. 圖11.17中，電路被設(shè)計(jì)成額定增益為10,即1+ R1 R2=10。要求增益誤差為1%, 確定a的最小值。 圖 1.17 第13章A/D、D/A變換器 1. 簡(jiǎn)單給出D/A變換器的基本原理 2. 給出DAC勺主要技術(shù)指標(biāo)及含義。 3. 試

28、比較幾種常用的DAC勺優(yōu)缺點(diǎn)。 4 .一個(gè)D/A變換器有10V的滿量程輸出，且分辨率小于 40mV問此D/A變換器至少需要 多少位？ 5. 在圖2.1中所示的T型D/A變換器中，設(shè)N= 8, y ref 圖 2.1 6. 畫出一個(gè)簡(jiǎn)單的用傳輸門實(shí)現(xiàn)的電壓定標(biāo)的3位 DAC。 7. D/A變換器的設(shè)計(jì)原則應(yīng)從幾個(gè)方面權(quán)衡。 8. 簡(jiǎn)單給出 A/D 變換器的基本原理。 9. 給出ADC勺主要技術(shù)指標(biāo)及含義。 10. 試比較幾中常用A/D變換器的優(yōu)缺點(diǎn)，并指出它們?cè)谠砩细饔泻翁攸c(diǎn)。 11. 一個(gè)4位逐次逼近型A/D變換器，若滿量程電壓為5V,請(qǐng)畫出輸入電壓為2.8V時(shí)的 判決圖。 第二部分 參考答

29、案 第 0 章 緒論 1. 通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一 定電路互連。集成在一塊半導(dǎo)體基片上。封裝在一個(gè)外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。 2. 小規(guī)模集成電路（SSI）,中規(guī)模集成電路（MSI）,大規(guī)模集成電路（VSI）,超大規(guī)模集 成電路（VLSI）,特大規(guī)模集成電路（ULSI）,巨大規(guī)模集成電路（GSI） 3. 雙極型（BJT）集成電路，單極型（MOS集成電路，Bi-CMOS型集成電路。 近 4. 數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐?。 5. 集成電路中半導(dǎo)體器件的最小尺寸如 MOSFE的最小溝道長(zhǎng)度。是衡量集成電路加工和設(shè) 計(jì)水平

30、的重要標(biāo)志。它的減小使得芯片集成度的直接提高。 6. 名詞解釋： 集成度：一個(gè)芯片上容納的晶體管的數(shù)目 wafer size :指包含成千上百個(gè)芯片的大圓硅片的直徑 die size :指沒有封裝的單個(gè)集成電路 摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小,2倍。 第1章集成電路的基本制造工藝 1. 減小集電極串聯(lián)電阻，減小寄生 PNP管的影響 2. 電阻率過大將增大集電極串聯(lián)電阻，擴(kuò)大飽和壓降，若過小耐壓低，結(jié)電容增大，且外 延時(shí)下推大 3. 第一次光刻：N+隱埋層擴(kuò)散孔光刻 第二次光刻：P隔離擴(kuò)散孔光刻 第三次光刻：P型基區(qū)擴(kuò)散孔光刻 第四次光刻：N+發(fā)射區(qū)擴(kuò)散孔光刻 第

31、五次光刻：引線孔光刻 第六次光刻：反刻鋁 4. P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線 5. NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPNt的C極只能接固定電位 6. 首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電 路需要接任意電位。缺點(diǎn)：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動(dòng)能力。改進(jìn) 方法在N阱里加隱埋層，使NPN管的集電極電阻減小。提高器件的抗閂鎖效應(yīng)。 7. 回和D 8. 第2章 集成電路中的晶體管及其寄生效應(yīng) 1. PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng) NPN晶體管工作在正向工作區(qū)時(shí)，即 NPN的

32、 發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射極反偏所以它就截止，對(duì)電路沒有影響。 當(dāng)NPN處于反向工作區(qū)時(shí)，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPNX作 在飽和區(qū)時(shí)寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向 NPN的發(fā)射極 電流作為無用電流流向襯底。此時(shí)寄生效應(yīng)也不能忽略 2. 在實(shí)際的集成晶體管中存在著點(diǎn)和存儲(chǔ)效應(yīng)和從晶體管有效基區(qū)晶體管要引出端之間的 歐姆體電阻，他們會(huì)對(duì)晶體管的工作產(chǎn)生影響。 3. MOS晶體管的有源寄生效應(yīng)是指 MOSI成電路中存在的一些不希望的寄生雙極晶體管、 場(chǎng)區(qū)寄生MOSt和寄生PNPN（閂鎖效應(yīng)），這些效應(yīng)對(duì)MOS器件的工作穩(wěn)定性產(chǎn)生

33、極大的 影響。 4. 在單阱工藝的MOS器牛中（P阱為例），由于NMO管源與襯底組成PN結(jié)，而PMO管的 源與襯底也構(gòu)成一個(gè)PN結(jié)，兩個(gè)PN吉串聯(lián)組成PNPN吉構(gòu)，即兩個(gè)寄生三極管（NPN和PNP）, 一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖 現(xiàn)象。 影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。 5. 版圖設(shè)計(jì)時(shí)：為減小寄生電阻 Rs和Rw版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電源和地接 觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn)行合理規(guī)劃布局，減小有害的電位梯度； 工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以 N阱CMO為例，為降低兩晶

34、體管的放大 倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。為減小寄生PNP1的寄生電阻Rs, 可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬 度可以有效降低寄生NPN的放大倍數(shù)； 具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。 6. 在第二次光刻生成有源區(qū)時(shí)，進(jìn)行場(chǎng)氧生長(zhǎng)前進(jìn)行場(chǎng)區(qū)離子注入，提高寄生MOSFE的 閾值電壓，使其不易開啟；增加場(chǎng)氧生長(zhǎng)厚度，使寄生 MOSFE的閾值電壓絕對(duì)值升高，不 容易開啟。 7. （1）增大基區(qū)寬度：由工藝決定； （2）使襯底可靠接地或電源。 第 3 章 集成電路中的無源元件 1. 雙極性集成電路中最常用的電

35、阻器是基區(qū)擴(kuò)散電阻 MOS 集成電路中常用的電阻有多 晶硅電阻和用MOST形成的電阻 2. 反偏PN結(jié)電容和MOS!容器 3. 基區(qū)薄層電阻擴(kuò)散完成后，還有多道高溫處理工序，所以雜質(zhì)會(huì)進(jìn)一步往里邊推，同時(shí) 表面的硅會(huì)進(jìn)一步氧化。形成管子后，實(shí)際電阻比原來要高，所以需要修正。 4. 長(zhǎng)時(shí)間較的電流流過鋁條，會(huì)產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一 端則產(chǎn)生空洞，嚴(yán)重時(shí)甚至?xí)嗔选?5. r（L/W）=R=1K L/W=5 I=V/R=1mA P=（I*I*r）/（WL）公式變形 W=6.32 注意：這里各單位間的關(guān)系，寬度是微米時(shí)，要求電流為毫安，功率的單位也要化成相應(yīng) 的微米單位。

36、 第4章TTL電路 1. 名詞解釋 電壓傳輸特性：指電路的輸出電壓 VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線 表示，與晶體管電壓傳輸特性相似） 。 開門/關(guān)門電平：開門電平 VIHmin-為保證輸出為額定低電平時(shí)的最小輸入高電平 （VON）; 關(guān)門電平VILmax-為保證輸出為額定高電平時(shí)的最大輸入低電平 （VOFF）。 邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmi n-VILmax 輸入短路電流 IIL- 指電路被測(cè)輸入端接地， 而其它輸入端開路時(shí)， 流過接地輸入端的電流。 輸入漏電流（拉電流，高電平輸入電

37、流，輸入交叉漏電流） IIH- 指電路被測(cè)輸入端接高電 平，而其它輸入端接地時(shí)，流過接高電平輸入端的電流。 靜態(tài)功耗 - 指某穩(wěn)定狀態(tài)下消耗的功率， 是電源電壓與電源電流之乘積。 電路有兩個(gè)穩(wěn)態(tài)， 則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。 瞬態(tài)延遲時(shí)間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時(shí)間間隔。Delay-延遲。 瞬態(tài)下降時(shí)間tf-輸出電壓Vo從高電平VOHF降到低電平VOL的時(shí)間間隔。Fall-下降。 瞬態(tài)存儲(chǔ)時(shí)間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時(shí)間間隔。Storage-存 儲(chǔ)。 瞬態(tài)上升時(shí)間tr-輸出電壓Vo從低電平VOL上升到高電

38、平VOH勺時(shí)間間隔。Rise-上升。 瞬態(tài)導(dǎo)通延遲時(shí)間tPHL-（實(shí)用電路）從輸入電壓上升沿中點(diǎn)到輸出電壓下降沿中點(diǎn)所 需要的時(shí)間。 2. 當(dāng)輸入端的信號(hào)，有任何一個(gè)低電平時(shí)： Q1飽和區(qū)Q2截至區(qū)Q3飽和區(qū)Q4截至區(qū) 當(dāng)輸入端的信號(hào)全部為高電平時(shí)： Q1反向區(qū)Q2飽和區(qū)Q3飽和區(qū)Q4飽和區(qū) 3. Q5 管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時(shí)間。 當(dāng)輸出從低電平向高電平轉(zhuǎn)化時(shí)，要求Q5快速退出飽和區(qū)，此時(shí)如果再導(dǎo)通時(shí)IB5 越大，則保和深度約大，時(shí)間就越長(zhǎng) 當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)，希望 Q5快速的存儲(chǔ)的電荷放完，此時(shí)要求IB5盡 可能的大。 設(shè)計(jì)時(shí)， IB5 的矛盾帶來了很大的困難

39、。 4. 兩管與非門： 輸出高電平低，瞬時(shí)特性差。 四管與非門：輸出采用圖騰柱結(jié)構(gòu) Q3-D ，由于 D 是多子器件，他會(huì)使 Tplh 明顯 下降。D還起到了點(diǎn)評(píng)位移作用，提高了輸出電平。 五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級(jí)，Q4也起到點(diǎn)評(píng)位移作用，達(dá)林頓電流增益大， 輸出電阻小，提高電路速度和高電平負(fù)載能力。 四管和五管在瞬態(tài)中都是通過大電流減少 Tplh. 靜態(tài)中提高了負(fù)載能力和輸出電平。 5. 六管單元用有源泄放回路RB-RC-Q6弋替了 R3 由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流入 Q5的基極，是他 們幾乎同時(shí)導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng)

40、Q5飽和后Q6將會(huì)替 它分流，限制了 Q5的飽和度提高了電路速度。 在截至?xí)rQ6只能通過電阻復(fù)合掉存儲(chǔ)電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。 6. 由于六 電阻對(duì) Q5的基極電流有分流作用，四管單元此時(shí)是由于Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC 段是所對(duì)應(yīng)的傳輸特性曲線。所以說改善了傳輸特性的矩形性。 7. 輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小 VCE3和IC3來實(shí)現(xiàn)。 輸出高電平偏高：VCE51的電壓偏高，可以通過增加IB5來增大Q5飽和度。 8. 當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會(huì)使輸出 低電平的管子燒壞。并會(huì)使數(shù)出低電平

41、抬高，容易造成邏輯混亂。 9. 去掉TTL門的高電平的驅(qū)動(dòng)級(jí)，oc門輸出端用導(dǎo)線連接起來，接到一個(gè)公共的上拉電 阻上，實(shí)施線與，此時(shí)就不會(huì)出此案大電流灌入，Q5不會(huì)使輸出低電平上升造成邏輯混亂。 第5章MOS反相器 Vt = MS -2 QB COX QssQi COXCOX 其中: MS為了消除半導(dǎo)體和金屬的功函數(shù)差，金屬電極相對(duì)于半導(dǎo)體所需要加的外 加電壓，一般情況下，金屬功函數(shù)值比半導(dǎo)體的小，MS 一般為負(fù)。 2 F是開始出現(xiàn)強(qiáng)反型時(shí)半導(dǎo)體表面所需的表面勢(shì)，也就是跨在空間電荷區(qū)上 的電壓降。對(duì)于NMO數(shù)值為正 仝 是為了支撐半導(dǎo)體表面出現(xiàn)強(qiáng)反型所需要的體電荷所需要的外加電壓 COX 于N

42、MO數(shù)值為正 d 是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的 Cox 外加電壓，對(duì)于絕緣層中的正電荷，需要加負(fù)電壓才能其拉到平帶，一般為負(fù)。 蟲是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對(duì)于NMOS注入 COX P型雜質(zhì)，為正值。 2.答：器件的亞閾值特性是指在分析 MOSFE時(shí)，當(dāng)VgsvVth時(shí)MOS器件仍然有一個(gè)弱的 反型層存在，漏源電流Id并非是無限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值 效應(yīng)。 影響：亞閾值導(dǎo)電會(huì)導(dǎo)致較大的功率損耗，在大型電路中，如內(nèi)存中，其信息能量 損耗可能使存儲(chǔ)信息改變，使電路不能正常工作。 3.答： 短溝道效應(yīng)是指：當(dāng)MOS晶體管

43、的溝道長(zhǎng)度變短到可以與源漏的耗盡層寬度相 比擬時(shí)，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控 制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長(zhǎng)度的減小，受柵控制的耗盡區(qū)電荷不斷減少的 現(xiàn)象 影響： 由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達(dá)到反 型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應(yīng)。 4. 答：對(duì)于PMOS晶體管，通常情況下襯底和源極都接最高電位，襯底偏壓Vbs=O,此時(shí) 不存在襯偏效應(yīng)。而當(dāng) PMOS中因各種應(yīng)用使得源端電位達(dá)不到最高電位時(shí)，襯底偏壓 VbsO,源與襯底的PN結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾

44、值電 壓（絕對(duì)值）提高，即產(chǎn)生襯偏效應(yīng)。 影響：使得PMOS閾值電壓向負(fù)方向變大，在同樣的柵源電壓和漏源電壓下其漏源電 流減小。 5. 答：MO晶體管存在速度飽和效應(yīng)。器件工作時(shí)，當(dāng)漏源電壓增大時(shí)，實(shí)際的反型層溝 道長(zhǎng)度逐漸減小，即溝道長(zhǎng)度是漏源電壓的函數(shù)，這一效應(yīng)稱為“溝道長(zhǎng)度調(diào)制效應(yīng)” 。 影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動(dòng)，使得漏源電流隨漏源電 壓增加而增加，即飽和區(qū) D和S之間電流源非理想。 6. 答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電壓很小時(shí)，隨著漏源電 壓的值的增大，溝道內(nèi)電場(chǎng)強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超 過一定值時(shí)，由

45、于載流子速度飽和（短溝道）或者溝道夾斷（長(zhǎng)溝道） ，其漏源電流基本不 隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。 7. 答： I Vds 非飽和區(qū): 條件：0Vds V gs-Vth 方程： IdsCoxKVgs Vth Ms2Vds L2 飽和區(qū): 條件： 0 V gs -Vth ut+ Vto， M進(jìn)入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降， M仍處于線性模式。傳輸特性曲線如圖示： 1)Vnut =VL 叭=7甘叭：I/T呦 叭二叭（S Kj/n-01A-aaA） -pN/L+o丄八口叭三叭 畀 A2/L qo A (01 A A): N1 = 嚴(yán) A2/L a(01 AA)劌出 I n

46、 d/CAaA)=n d/(inoAaA)=a R=(VDD-V out )/R L I M=1/2 K N (VGS - V T0) 2 =1/2 K N (Vin - V T0) 2 IRr,對(duì)Vn微分，得： -1/R L(dVout/dVin)= K N (Vin - V T0) dVout /dVin =-1 Vl二Vn=VTo+1/KNR_ 此時(shí) V0ut=VDD-1/2K nR- 4) Vn二Vh 時(shí),Mi : VGS=Vin =VIH VDS=Vout . VD SVGslVtl M l始終飽和導(dǎo)通 Vout= Vo= V DLV TL Vn = V DD 時(shí)，V)ut =VoL

47、 M : VGs=Vn =V)D VDS=Viut=VoL 二 Vdsi L =g ml(VDD - V TL)/2g mi 為使 Vol 0,要求 gm gmi Vdd-V 傳輸特性曲線如圖示: Vd 當(dāng)sh4為低電平時(shí)， B3B2B1B（傳輸?shù)男盘?hào)為 J A3A2A1A0 當(dāng)sh4為高電平時(shí)， B3B2B1B（傳輸?shù)男盘?hào)為 寸 * 第11章存儲(chǔ)器 一、填空 1. 可以把一個(gè)4Mb的SRAM設(shè)計(jì)成Hirose90由32塊組成的結(jié)構(gòu)，每一塊含有 128Kb,由 1024行和列的陣列構(gòu)成。行地址（X）、列地址（Y）、和塊地址（Z）分別 為、位寬。 答案：128, 10, 7, 5。 128Kb=

48、 128 X 1024b, 2 X=1024, 2Y=128, 2Z=32,=X=10, Y=7, Z=5。 2 .對(duì)一個(gè)512X 512的NOR MOS假設(shè)平均有50%勺輸出是低電平，有一已設(shè)計(jì)電路的靜 態(tài)電流大約等于0.21mA（輸出電壓為1.5V時(shí)），則總靜態(tài)功耗為 ，就從計(jì)算得到的功耗看，這個(gè)電路設(shè)計(jì)的 “好”或“差”）。 答案：0.14W,差 總靜態(tài)功耗為(512/2) X 0.21mAX 2.5V=0.14W,這樣的功耗在集成電路設(shè)計(jì)中與期望相差甚 遠(yuǎn)，所以這個(gè)電路設(shè)計(jì)不好。 3. 一般的，存儲(chǔ)器由 、和三部分組成。 答案：存儲(chǔ)陣列；地址譯碼器(行和列地址譯碼器)；讀寫電路 4.

49、半導(dǎo)體存儲(chǔ)器按功能可分為： 和;非揮發(fā)存儲(chǔ)器有 、 和; 答案：RAM , ROM EPROM EPROM, FLASH 二、解答題 1. 確定圖1中ROM中存放地址0, 1, 2和3處和數(shù)據(jù)值。并以字線 WL0為例，說明原理。 圖 1 一個(gè) 4X 4 的 OR ROM 答案： (0): 0100; (1): 1001; (2): 0101; (3): 0000; 工作原理：此電路工作時(shí)，四條字線只允許其中一條有效為高電平。以WL0為例，WL0 有效，即其為高電平時(shí)，由于字線WL0與位線BL0之間不存在任何實(shí)際的連接，所以 BL0的值為低電平而與 WL0的值無關(guān)。再看位線BL1，因?yàn)榕cBL1相

50、連的NMO管已 處于導(dǎo)通狀態(tài)，所以位線 BL1被上拉為VdVe結(jié)果在位線BL1上形成了一個(gè)1。位線 BL2和 BL3與 BL0相同。 2. 畫一個(gè)2X 2的MOS O魁ROM單元陣列，要求地址0, 1中存儲(chǔ)的數(shù)據(jù)值分別為 01和 00。并簡(jiǎn)述工作原理 5L0BL1 DD Pull-down loads BL roi BL 1 答案：一個(gè)2 X 2 的 MOS OR 型ROM單元陣 列如下圖： 工作原理：此電路工作時(shí)，兩條字線只允許其中一條有效為高電平。以 WL0為例，WL0 有效，即為高電平時(shí)，由于字線WL0與位線BL0之間不存在任何實(shí)際的連接，所以BL0 的值為低電平而與 WL0的值無關(guān)。再

51、看位線 BL1，因?yàn)榕cBL1相連的NMO管已處于 導(dǎo)通狀態(tài)，所以位線BL1被上拉為VDD-VTn，結(jié)果在位線BL1上形成了一個(gè)1。 3. 確定圖2中ROM中存放地址0，1, 2和3處的數(shù)據(jù)值。并簡(jiǎn)述工作原理。 圖 2 一個(gè) 4X4 的 NOR ROM Answer: (0) 1011;(1) 0110; (2) 1010; (0) 1111; 工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認(rèn)值 必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連 接一個(gè)MOSS件來實(shí)現(xiàn)。在字線上加一高電平使該器件導(dǎo)通，從而把位線下位至GND 4. 畫一個(gè)2X

52、 2的MOS NO型 ROM單元陣列，要求地址0, 1中存儲(chǔ)的數(shù)據(jù)值分別為01和 01。并簡(jiǎn)述工作原理。 Answer: 一個(gè)2X2的MOS NO型 ROM單元陣列如下圖： 工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認(rèn)值必 須是1。因此，在 WLffi BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接 一個(gè)MOS器件來實(shí)現(xiàn)。在字線上加一高電平使該器件導(dǎo)通，從而把位線下位至GND 5. 如圖3為一個(gè)4X 4的NOR ROM假設(shè)此電路采用標(biāo)準(zhǔn)的 0.25卩m CMOS：藝實(shí)現(xiàn),確定 IVLO WLA WLZ PMO上拉器件尺寸使最壞的情況下 VOl值不會(huì)高于1

53、.5V(電源電壓為2.5V)。這相當(dāng)于字線 擺為IV。NMO尺寸取(W/L)=4/2 圖 3 一個(gè) 4X4 的 NOR ROM 答案：PMOS和NMO在以上的偏置條件下速度達(dá)到飽和,由此可以確定 對(duì)Vdd=2.5V, Vol=1.5V求解，得到PMOS/ NMO的尺寸比為2.62,即所求的PMO器件的尺 寸(W/L)p=5.24. 6. 確定圖4中ROM中存放地址0, 1, 2和3處和數(shù)據(jù)值。并簡(jiǎn)述工作原理 圖 4 一個(gè) 4X4 的 NAND ROM 答案：(0) 0100;(1) 1001; (2) 0101; (0) 0000; 工作原理：此電路的一個(gè)基本特性是在下拉鏈中的所有晶體管都必須

54、全部導(dǎo)通才能產(chǎn) 生一個(gè)低電平值。 字線必須以負(fù)邏輯模式工作。 字線默認(rèn)為高電平 1，被選中行的字線置 0， 因此未被選中行的晶體管都導(dǎo)通。如果行線和字線的交叉處不存在任何晶體管，由于串聯(lián) 鏈上所有其它的晶體管都被選上，所以輸出被下拉，因此該處存儲(chǔ)的值是0。反之，如果 交叉處存在一晶體管，當(dāng)相關(guān)的字線被置于低電平時(shí)這個(gè)晶體管不導(dǎo)通，這會(huì)導(dǎo)致輸出高 電平，相當(dāng)于讀取 1。 7. 畫一個(gè)2X 2的MOS NAN型 ROM單元陣列，要求地址0, 1中存儲(chǔ)的數(shù)據(jù)值分別為10 和 10。并簡(jiǎn)述工作原理。 答案： 一個(gè) 2X 2 的 NAND ROM 工作原理：此電路的一個(gè)基本特性是在下拉鏈中的所有晶體管都

55、必須全部導(dǎo)通才能產(chǎn) 生一個(gè)低電平值。字線必須以負(fù)邏輯模式工作。 字線默認(rèn)為高電平 1，被選中行的字線置 0， 因此未被選中行的晶體管都導(dǎo)通。如果行線和字線的交叉處不存在任何晶體管，由于串聯(lián) 鏈上所有其它的晶體管都被選上，所以輸出被下拉，因此該處存儲(chǔ)的值是0。反之，如果 交叉處存在一晶體管，當(dāng)相關(guān)的字線被置于低電平時(shí)這個(gè)晶體管不導(dǎo)通，這會(huì)導(dǎo)致輸出高 電平，相當(dāng)于讀取 1。 8. 預(yù)充電雖然在NOR RO中工作得很好，但它應(yīng)用到 NAND RO時(shí)卻會(huì)出現(xiàn)某些嚴(yán)重的問 題。請(qǐng)解釋這是為什么？ 答案：電荷分享是預(yù)充電NANEROM中要考慮的主要問題。可以在 NANDROM中實(shí)現(xiàn)，但設(shè) 計(jì)者必須極為小心

56、。 9. sram , flash?memory，及 dram 的區(qū)別？ 答案： sram :靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，制造成本較高， 通常用來作為快取 （CACHE） 記憶體使用 . flash :閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失 . dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)（REFRESHED電位差量，否則電位差將 降低至無法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。 價(jià)格比 sram 便宜，但訪問速 度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。 10. 給出單管DRAM勺原理圖。并按圖中已給出的波形畫出 X波形和BL波形，并大致標(biāo)出 電壓

57、值。 答案：?jiǎn)喂蹹RAh原理圖和波形圖如圖5。 圖5 單管DRAM的原理圖和波形圖 11 試問單管DRAW元的讀出是不是破壞性的？怎樣補(bǔ)充這一不足？（選作）有什么辦法 提高 refresh?time ？ 答案：?jiǎn)喂蹹RAMI元的讀出是破壞性的，存放在單元中的電荷數(shù)量在讀操作期間會(huì)被修 改，因此為了使一次讀操作后再恢復(fù)它原來的值，單管DRAM中讀和刷新操作必然互助交織 在一起。 提高 refresh time 的方法有：降低溫度，增大電容存儲(chǔ)容量。 12.給出三管DRAM的原理圖。并按圖中已給出的波形畫出 X和BL1波形，并大致標(biāo)出電壓 值。（選作）試問有什么辦法提高 refresh?time

58、？ 答案：三管DRAh原理圖和波形圖如圖5 圖6 三管DRAM勺原理圖和波形圖 提高refresh time的方法有：降低溫度，增大電容存儲(chǔ)容量。 13對(duì) 仃DRAM假設(shè)位線電容為1pF,位線預(yù)充電電壓為1.25V。在存儲(chǔ)數(shù)據(jù)為1和0時(shí) 單元電容Cs(50fF )上的電壓分別等于1.9V和0V。這相當(dāng)于電荷傳遞速率為4.8%。求讀 操作期間位線上的電壓擺幅。 答案: V(0) 1.25 50 fF 50fF 1pF 60mV 14. 給出一管單元DRA啲原理圖，并給出版圖。 答案： 15以下兩圖屬于同類型存儲(chǔ)器單元。試回答以下問題： (1) ：它們兩個(gè)都是哪一種類型存儲(chǔ)器單元？分別是什么類型的？ (2) ：這兩種存儲(chǔ)單元有什么區(qū)別？分別簡(jiǎn)述工作原理。 答案：(1)同屬于現(xiàn)場(chǎng)可編程RO(PROM (a)為熔絲型PRO存儲(chǔ)單元；(b)為PN結(jié)擊 穿PRO存儲(chǔ)單元。 (2) PROI允許用