版圖課程設(shè)計

1、課 程 設(shè) 計題目CMOS 集成電路版圖課程設(shè)計學院專業(yè)電子科學與技術(shù)年級班級1011班姓名學號指導老師2013 年 6月CMOS集成電路版圖課程設(shè)計摘要首先在理論上介紹了集成電路版圖設(shè)計方法的詳細步驟以及設(shè)計規(guī)則的特點。并結(jié)合幾個觸發(fā)器的版圖設(shè)計實例詳細講解了集成電路版圖設(shè)計的基本步驟技巧與準則。由于模擬集成電路的性能與版圖設(shè)計密切相關(guān)，所以著重介紹CMOS模擬電路版圖設(shè)計的一般思路，優(yōu)化器件結(jié)構(gòu)和平面布局使寄生效應對電路性能的影響降至最低。集成電路版圖設(shè)計是把設(shè)計思想轉(zhuǎn)化為設(shè)計圖紙的過程， 包括數(shù)字電路和模擬電路設(shè)計。 本文針對版圖設(shè)計過程， 驗證方法，以及如何通過合理的布局規(guī)劃，設(shè)計出高

2、性能、低功耗、低成本、能實際可靠工作的芯片版圖。關(guān)鍵詞 : 版圖設(shè)計； MOS; 面積 ;設(shè)計規(guī)則AbstractFirst of all, in theory, introduces the detailed steps of integrated circuit layout designmethod and the characteristics of the design rules. And combined with the landscape design of several triggers in detail the basic steps of integrated ci

3、rcuit layout design skillsand standards. Due to the performance of the analog integrated circuit and layout design are closely related, so the landscape design of CMOS analog circuits is introduced thegeneral train of thought, optimize the device structure and plane layout of parasitic effects on ci

4、rcuit performance impact to a minimum. Integrated circuit layout design is to put thedesignintothe processofdesigndrawing,includingdigitalcircuitandanalogcircuitdesign. This article in view of the landscape design process, the authentication methods,andhow to throughthe reasonablelayoutplanning,desi

5、gna highperformance,lowpower consumption, low cost, practical and reliable working of the chip layout.Key words:landscape design; MOS; Area; Design rules- 1 -CMOS集成電路版圖課程設(shè)計目錄第 1章 緒論 . .- 3 -1.1簡介 . .- 3 -1.2軟件介紹 .- 4 -1.3版圖設(shè)計定義 . .- 4 -1.4版圖設(shè)計方法 . .- 4 -1.5設(shè)計規(guī)則 . .- 4 -第 2 章二輸入與非門 . .72.2設(shè)計方法與過程 . .

6、72.2設(shè)計內(nèi)容 . .72.2.1設(shè)計原理圖 . .72.2.2版圖實現(xiàn) . .7第 3章 jk 觸發(fā)器的設(shè)計原理.83.1 電路圖的設(shè)計原理.83.1.2特征表與特征方程.83.1.2狀態(tài)轉(zhuǎn)換圖 .83.2版圖設(shè)計 .錯誤！未定義書簽。第 4 章D 觸發(fā)器 .錯誤！未定義書簽。4.1鐘控 D 觸發(fā)器 . .錯誤！未定義書簽。4.1.1特征表和特征方程 . .錯誤！未定義書簽。4.1.2狀態(tài)轉(zhuǎn)換圖和時序圖 . .錯誤！未定義書簽。4.2鐘控 D 觸發(fā)器版圖繪制 . .錯誤！未定義書簽。1第 5 章：課程設(shè)計總結(jié) . .錯誤！未定義書簽。1參考文獻： .- 12 -2- 2 -CMOS集成電路

7、版圖課程設(shè)計第 1 章 緒論1.1 簡介集成電路（ integrated circuit ，港臺稱之為積體電路）是一種微型電子器件或部件。采用一定的工藝，把一個電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導體晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)， 成為具有所需電路功能的微型結(jié)構(gòu)； 其中所有元件在結(jié)構(gòu)上已組成一個整體， 這樣，整個電路的體積大大縮小， 且引出線和焊接點的數(shù)目也大為減少， 從而使電子元件向著微小型化、 低功耗和高可靠性方面邁進了一大步。 集成電路從 60 年代開始，經(jīng)歷了小規(guī)模集成 ,中規(guī)模集成，大規(guī)模集成，到目前的超大規(guī)模集成。 單個

8、芯片上已經(jīng)可以制作含幾百萬個晶體管的一個完整的數(shù)字系統(tǒng)或數(shù)?；旌系碾娮酉到y(tǒng)。在整個設(shè)計過程中，版圖（layout）設(shè)計或者稱作物理設(shè)計（ physical design）是其中重要的一環(huán)。他是把每個原件的電路表示轉(zhuǎn)換成集合表示， 同時，元件間連接的線網(wǎng)也被轉(zhuǎn)換成幾何連線圖形。對于復雜的版圖設(shè)計，一般把版圖設(shè)計分成若干個子步驟進行：劃分為了將處理問題的規(guī)?？s小，通常把整個電路劃分成若干個模塊。版圖規(guī)劃和布局是為了每個模塊和整個芯片選擇一個好的布圖方案。布線完成模塊間的互連，并進一步優(yōu)化布線結(jié)果。壓縮 是布線完成后的優(yōu)化處理過程，他試圖進一步減小芯片的面積。版圖 (Layout)是集成電路設(shè)計者將

9、設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、 各層拓撲定義等有關(guān)器件的所有物理信息。?集成電路制造廠家根據(jù) 版圖 來制造掩膜。版圖的設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點而制定的。 不同的工藝， 有不同的設(shè)計規(guī)則。?設(shè)計者只有得到了廠家提供的規(guī)則以后， 才能開始設(shè)計。?版圖在設(shè)計的過程中要進行定期的檢查， 避免錯誤的積累而導致難以修改。 ?很多集成電路的設(shè)計軟件都有設(shè)計版圖的功能， Cadence 的 Virtuoso 的版圖設(shè)計軟件幫助設(shè)計者在圖形方式下繪制版圖。- 3 -CMOS集成電路版圖課程設(shè)計1.2 軟件介紹目前大部分 IC 公司采用

10、的是 UNIX 系統(tǒng)， 使用版本是 SunSolaris。版圖設(shè)計軟件通常為 Cadence ， 它是一個大型的 EDA 軟件，它幾乎可以完成電子設(shè)計的方方面面，包括 ASIC 設(shè)計、 FPGA 設(shè)計和 PCB 設(shè)計。軟件操作界面人性化，使用方便，安全可靠，但價格較昂貴。1.3 版圖設(shè)計定義版圖設(shè)計是創(chuàng)建工程制圖的精確物理描述的過程，而這一物理遵循制造工藝，設(shè)計流程，通過仿真顯示為可行的性能要求所帶來的約束。1.4 版圖設(shè)計方法可以從不同角度對版圖設(shè)計方法進行分類。如果按設(shè)計自動化程度來分，可將版圖設(shè)計方法分成手工設(shè)計和自動設(shè)計2 大類。如果按照對布局布線位置的限制和布局模塊的限制來分，則可把

11、設(shè)計方法分成全定制（fullcustom）和半定制 (semicustom)2大類。而對于全定制設(shè)計模式， 目前有 3 種 CAD 工具服務(wù)于他：幾何圖形的交互圖形編輯、 符號法和積木塊自動布圖。 對于兩極運算放大器版圖設(shè)計的例子，采用的是 Tanner公司的 LEdit 軟件。這是一種廣泛使用在微機上的交互圖形編輯器。設(shè)計者將手工設(shè)計好的版圖草圖用一個交互圖形編輯器輸入計算機并進行編輯。 因而此方法也被分類成手工設(shè)計方法。 因為手工設(shè)計方法不可避免的會產(chǎn)生誤會， 因此，必須在版圖編輯后進行版圖驗證。 版圖驗證包括設(shè)計規(guī)則檢查 DRC (a design rule checker)、電學規(guī)則檢

12、查 ERC(a electrics rule checker)、版 圖 參 數(shù) 提 取 LPE(layout parameter extraction)、 版 圖和 原 理 圖 對 照 檢 查LVS(layout vsschematic)。當然這些驗證LEdit 就可以完成。1.5 設(shè)計規(guī)則版圖設(shè)計總的原則是既要充分利用硅片面積， 又要在工藝條件允許的限度內(nèi)盡可能提高成品率版圖面積 (包括壓焊點在內(nèi) )盡可能小而接近方形，以減少每個電路實際占有面積； 生產(chǎn)實踐表明， 當芯片面積降低 10%，則每個大圓片上的- 4 -CMOS集成電路版圖課程設(shè)計管芯成品率可以提高1525%。下面討論版圖設(shè)計時所

13、應遵循的一般原則。隔離區(qū)的數(shù)目盡可能少pn 結(jié)隔離的隔離框面積約為管芯面積的三分之一，隔離區(qū)數(shù)目少，有利于減小芯片面積。 集電極電位相同的晶體管， 可以放在同一隔離區(qū)。 二極管按晶體管原則處理。 全部電阻可以放在同一隔離區(qū)內(nèi)， 但隔離區(qū)不宜太大， 否則會造成漏電大，耐壓低。為了走線方便，電阻也可以分別放在幾個隔離區(qū)內(nèi)。各壓焊塊 (地壓焊塊除外 )都故在隔離區(qū)內(nèi)， 以防止壓焊時壓穿 SiO2，造成與襯底短路，管芯外圍也要進行大面積隔離擴散， 以減少輸入端箝位二極管的串聯(lián)電阻。注意防止各種寄生效應隔離槽要接電路最負電位，電阻島的外延層接最高電位。這是保證 pn 隔離效果的必要條件，使 pn 隔離區(qū)

14、結(jié)始終處于反偏置狀態(tài)。輸入與輸出端應盡可能遠離，以防止發(fā)生不應有的影響。 電阻等發(fā)熱元件要故在芯片中央。 使芯片溫度分布均勻。設(shè)計鋁條時， 希望鋁條盡量短而寬。 鋁條本身也要引入串連電阻， 因此也需計算鋁條引入的串聯(lián)電阻對線路的影響。 鋁條不能相交，在不可避免的交叉線時，可讓一條或幾條鋁條通過多發(fā)射極管的發(fā)射極區(qū)間距或發(fā)射區(qū)與基區(qū)間距， 也可從電阻上穿過， 但不應跨過三次氧化層。 必須采用 “磷橋” 穿接時，要計算“磷橋”引入的附加電阻對電路特性的影響。一般不允許“磷橋”加在地線上。但是在設(shè)計 IC 時應盡可能避免使用擴散條穿接方式，因為擴散條不僅帶來附加電阻和寄生電容，同時還占據(jù)一定面積。在

15、 LSI 中，當一層布線無法保證實現(xiàn)元件之間的必要聯(lián)接時， 普遍使用多層布線，如圖所示。鋁條壓焊點電極要有合理分布，應符合引出腳排列。保證元件的對稱性參數(shù)要求相互一致的元件， 應放在鄰近的區(qū)域。 幾何結(jié)構(gòu)盡可能對稱， 不能只考慮走線方便而破壞對稱性。- 5 -CMOS集成電路版圖課程設(shè)計接地孔盡可能開大些凡需接地的發(fā)射極、 電阻等，不能只靠在隔離槽上開的接觸孔接地， 要盡可能讓地線直接通過該處。 接地線盡可能地沿隔離槽走線。 接電源的引線應短而寬，接 Vcc 的電源孔應盡可能開大些。集電極等擴磷孔應比其它接觸孔大。鋁條適當蓋住接觸孔 ( 一般每邊復蓋 2 m)，在位置空的地方可多復蓋一些，走線

16、太緊時，也可只復蓋一邊。為了減小版面同時又使走線方便、 布局合理，各電阻的形狀可以靈活多樣，小電阻可用隱埋電阻。各管電極位置可以平放或立放。凡是可能，所設(shè)計的電路應留有適當?shù)倪^載能力，并避免使用易損壞的元件。壓焊塊的數(shù)目以及排列順序應該與外殼引出腳排列相符合，電極分布應均勻。確定光刻的基本尺寸。 根據(jù)工藝水平和光刻精度定出圖形及各個擴散間距的最小尺寸，其中最關(guān)鍵的是發(fā)射極接觸孔的尺寸和套刻間距。 集成晶體管是由一系列相互套合的圖形所組成， 其中最小的圖形是發(fā)射極接觸孔的寬度， 所以往往選用設(shè)計規(guī)則中的最小圖形尺寸作為發(fā)射接觸孔。 其它圖形都是在此基礎(chǔ)上考慮圖形間的最小間距面進行逐步套合、放大。

17、最小圖形尺寸受到掩膜對中容差，在擴散過程中的橫向擴散、耗盡層擴展等多種因素的限制。如果最小圖形尺寸取得過小， 則會使成品率下降。 如取得過大， 則會使芯片面積增大，使電路性能和成本都受到影響。 所以選取最小圖形尺寸應切實根據(jù)生產(chǎn)上具體光刻、制版設(shè)備的精度，操作人員的熟練程度以及具體工藝條件來確定。在一定的工藝水平下， 版圖上光刻基本尺寸放得越寬， 則版圖面積越大， 瞬態(tài)特性因寄生電容大而受到影響。 如尺寸扣得越緊， 則為光刻套刻帶來困難， 光刻質(zhì)量越難保證。這兩種情況都會影響成品率。 通常是在保證電路性能的前提下適當放寬尺寸。- 6 -CMOS集成電路版圖課程設(shè)計第 2章 二輸入與非門2.1

18、設(shè)計方法過程1、打開 VMware Workstation 進入 cadence 軟件，用 icfb打開 calibre。A、建庫 file newlibrary新庫命名為 nand，點擊 OKB、選擇工藝庫為新庫的類型，點擊OK，此時我們的庫就建好了。C、在所建的庫中新建一個cellview。新建cellview步驟： filenewcellview2、繪制版圖，利用彈出窗口中左邊的工具繪制出合適的版圖，并考慮匹配問題，器件寬長比問題等。2.2 設(shè)計內(nèi)容2.2.1設(shè)計原理圖CMOS與非門的原理圖如下，由兩個 pmos并聯(lián)并且串上兩個 nmos的串連，構(gòu)成一個與非門：2.2.2版圖實現(xiàn)畫出上述

19、晶體管對應的版圖， 并要求畫出的版圖在電學上， 物理幾何上， 以及功能一致性上正確， 注意工藝的最小線寬或者最小的距離要求， 在版圖的布局中要注意布局的要求，盡量能夠減小面積，如果是大型的電路中的一個模塊的話，則要綜合考慮引線的布局。版圖如下：- 7 -第 3 章 jk 觸發(fā)器的設(shè)計3.1 電路圖的設(shè)計原理觸發(fā)器：具有記憶功能的基本邏輯電路，能存儲二進制信息（數(shù)字信息）。 觸發(fā)器有三個基本特性：（ 1 ）有兩個穩(wěn)態(tài)，可分別表示二進制數(shù)碼0 和 1 ，無外觸發(fā)時可維持穩(wěn)態(tài)；（ 2 ）外觸發(fā)下，兩個穩(wěn)態(tài)可相互轉(zhuǎn)換（稱翻轉(zhuǎn)） ， 已轉(zhuǎn)換的穩(wěn)定狀態(tài)可長期保持下來，這就使得觸發(fā)器能夠記憶二進制信息，常用

20、作二進制存儲單元。3.1.1 特征表與特征方程3.1.2 狀態(tài)轉(zhuǎn)換圖- 8 -CMOS集成電路版圖課程設(shè)計3.2 版圖設(shè)計第 4 章 D 觸發(fā)器4.1 鐘控 D 觸發(fā)器簡單的鐘控 D 觸發(fā)器的邏輯電路如圖 5.4.1 所示。它也是在基本的 RS觸發(fā)器的基礎(chǔ)上發(fā)展而來的。 D觸發(fā)器只有一個數(shù)據(jù)端。下面結(jié)合其電路結(jié)構(gòu)分析其工作原理。- 9 -CMOS集成電路版圖課程設(shè)計當時鐘信號 CP = 0 時，經(jīng) G3 和 G4 與非門后，得、，所以 D 觸發(fā)器得邏輯狀態(tài)保持不變。當時鐘信號 CP = 1 時，經(jīng) G3 和 G4 與非門后，得、，代入基本 RS 觸發(fā)器得特性方程可得：(5.4.1)上式即為 D

21、 觸發(fā)器特性方程，根據(jù)基本RS 觸發(fā)器約束條件：所以鐘控 D 觸發(fā)器輸入端沒有約束條件得限制。從式（ 5.4.1）的特性方程可以看出其工作得特點為： CP = 0 時，觸發(fā)器狀態(tài)保持不變； CP = 1 時，觸發(fā)器的輸出端接收輸入端 D 的數(shù)據(jù)，保存在輸出端。根據(jù)這一特性可以作出其狀態(tài)圖如圖 5.4.2 所示，其邏輯狀態(tài)轉(zhuǎn)移真值表如表 5.4.1 所示。4.1.1 特征表與特征方程(5.4.1)4.1.2 狀態(tài)轉(zhuǎn)換圖與時序圖- 10 -CMOS集成電路版圖課程設(shè)計4.2 鐘控 D 觸發(fā)器版圖繪制第 5 章 課程設(shè)計總結(jié)這次版圖設(shè)計課程讓我受益匪淺， 首先我對于 D 觸發(fā)器的工作原理有進一步理解。同時從 D觸發(fā)器版圖設(shè)計中， 我對于設(shè)計規(guī)則更加熟悉， 對于設(shè)計版圖的一些技巧以及快捷鍵使用更加熟練， 進一步加深熟悉設(shè)計規(guī)則中應該注意到的一些地方。在這次最大的收獲還是提高自己的動手能力， 完全有自己完成電