步進(jìn)電機(jī)細(xì)分驅(qū)動控制系統(tǒng)設(shè)計.doc

步進(jìn)電機(jī)細(xì)分驅(qū)動控制系統(tǒng)設(shè)計 姓名： 張凱 學(xué)號： 20104977 指導(dǎo)老師： 楊小平、杞寧 組員： 張凱 20104977 （組長） 張明 20104991 王濤 20104978合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院電子科學(xué)與技術(shù)系概述 步進(jìn)電機(jī)在輸入狀態(tài)發(fā)生變化時會轉(zhuǎn)過一定的角度，輸入狀態(tài)不變時不會轉(zhuǎn)動，且在不細(xì)分輸入情況下每次轉(zhuǎn)過較大的角度，再細(xì)分情況下每次轉(zhuǎn)過較小的角度。本設(shè)計是利用 FPGA 實現(xiàn)四相步進(jìn)電機(jī)細(xì)分驅(qū)動控制，并且系統(tǒng)既能實現(xiàn)步進(jìn)電機(jī)的細(xì)分驅(qū)動又能實現(xiàn)不細(xì)分驅(qū)動，還能實現(xiàn)步進(jìn)電機(jī)的正、反轉(zhuǎn)控制。設(shè)計方案與實現(xiàn) 下圖是通過Quartus 綜合產(chǎn)生的RTL級電路圖。整個電路共分為6大模塊：32進(jìn)制可加可減計數(shù)器（cnt32）、16進(jìn)制（自加）計數(shù)器(cnt16)、4位輸出選擇器（dec2）、4個4位比較器（new_comp：moto5、moto6、moto7、moto8）、查找表（rom32）、4位輸入4位輸出2選1多路選擇器（mux2to1）。其中，u_d控制正反轉(zhuǎn)，s選擇細(xì)分和不細(xì)分，en控制停和轉(zhuǎn)，y3:0接步進(jìn)電機(jī)的4相輸入，clk0和clk5為時鐘，且clk5clk0（本課設(shè)選clk0=4Hz,clk5=32768Hz）。設(shè)步進(jìn)電機(jī)的4相輸入分別為A、B、C、D。細(xì)分： cnt32計數(shù)輸出5位數(shù)據(jù)送rom32，rom32輸出16位數(shù)據(jù)分別送new_comp：moto5、moto6、moto7、moto8的a3:0端口與cnt16計數(shù)送來的4位數(shù)據(jù)b3:0比較。如果a=b，則agb=1b1；反之a(chǎn)gb=1b0。由于clk5clk0,從而agb能輸出一段占空比穩(wěn)定的信號（只持續(xù)1個或多個clk0周期），即產(chǎn)生1/4、2/4、3/4信號。再如果s為高電平，則就能實現(xiàn)步進(jìn)電機(jī)的細(xì)分輸入。不細(xì)分： 如果s為低電平，則mux2to1選通由dec2送來的非細(xì)分信號dataa3:0，從而實現(xiàn)步進(jìn)電機(jī)的非細(xì)分輸入。具體模塊源程序 1.32進(jìn)制可加可減計數(shù)器（cnt32）module cnt32(clk,en,u_d,cq);input clk,en,u_d;output 4:0 cq;reg 4:0 cq;always (posedge clk or posedge en)beginif(en)cq=cq;else if(u_d)cq=cq+1b1;elsecq=cq-1b1;endendmodule2.16進(jìn)制（自加）計數(shù)器(cnt16)module cnt16(clk,cq);input clk;output cq;reg 3:0 cq;always (posedge clk)cq=cq+1b1;Endmodule3.4位輸出選擇器（dec2）module dec2(clk,a,d);input clk;input 1:0 a;output 3:0 d;reg 3:0 d;always (posedge clk)case (a1:0)2b00:d=4b1001;2b01:d=4b1100;2b10:d=4b0110;2b11:d=4b0011;default:d=b)agb=1b1;else agb=1b0;Endmodule5.查找表（rom32）通過MIF文件調(diào)用LPM庫中的ROM產(chǎn)生MIF文件（文件名為PWM_1.MIF）為：WIDTH = 16;DEPTH = 32;ADDRESS_RADIX = HEX;DATA_RADIX = HEX;CONTENT BEGIN0:f000;1:f600;2:f900;3:fc00;4:ff00;5:cf00;6:9f00;7:6f00;8:0f00;9:0f60;a:0f90;b:0fc0;c:0ff0;d:0cf0;e:0af0;f:06f0;10:00f0;11:00f6;12:00f9;13:00fc;14:00ff;15:00cf;16:009f;17:006f;18:000f;19:600f;1a:900f;1b:c00f;1c:f00f;1d:f00c;1e:f009;1f:f006;END;調(diào)用過程為：生成的ROM模塊為：/ synopsys translate_offtimescale 1 ps / 1 ps/ synopsys translate_onmodule rom32 (address,clock,q);input4:0 address;input clock;output15:0 q;wire 15:0 sub_wire0;wire 15:0 q = sub_wire015:0;altsyncramaltsyncram_component (.clock0 (clock),.address_a (address),.q_a (sub_wire0),.aclr0 (1b0),.aclr1 (1b0),.address_b (1b1),.addressstall_a (1b0),.addressstall_b (1b0),.byteena_a (1b1),.byteena_b (1b1),.clock1 (1b1),.clocken0 (1b1),.clocken1 (1b1),.data_a (161b1),.data_b (1b1),.q_b (),.rden_b (1b1),.wren_a (1b0),.wren_b (1b0);defparamaltsyncram_component.address_aclr_a = NONE,altsyncram_component.init_file = PWM_1.MIF,altsyncram_ended_device_family = Cyclone,altsyncram_component.lpm_hint = ENABLE_RUNTIME_MOD=NO,altsyncram_component.lpm_type = altsyncram,altsyncram_component.numwords_a = 32,altsyncram_component.operation_mode = ROM,altsyncram_component.outdata_aclr_a = NONE,altsyncram_component.outdata_reg_a = CLOCK0,altsyncram_component.widthad_a = 5,altsyncram_component.width_a = 16,altsyncram_component.width_byteena_a = 1;endmodule6.4位輸入4位輸出2選1多路選擇器（mux2to1）module mux2to1(dataa,datab,sel,result);input 3:0 dataa,datab;input sel;output 3:0 result;reg 3:0 result;always (sel or dataa or datab)if(sel)result=datab;else result=dataa;Endmodule7.頂層模塊（setp_moto）module setp_moto(clk0,u_d,clk5,en,s,y);input clk0,clk5,u_d,s,en;output 3:0 y;reg 3:0 y;wire 4:0 cq1;wire 3:0 cq2,d;wire 15:0 q;wire agb1,agb2,agb3,agb4;cnt32 moto1(.clk(clk0),.en(en),.u_d(u_d),.cq(cq1);cnt16 moto2(.clk(clk5),.cq(cq2);dec2 moto3(.clk(clk0),.a(cq11:0),.d(d);rom32 moto4(.clock(clk0),.address(cq1),.q(q);new_comp moto5(.a(q15:12),.b(cq2),.agb(agb1);new_comp moto6(.a(q11:8),.b(cq2),.agb(agb2);new_comp moto7(.a(q7:4),.b(cq2),.agb(agb3);new_comp moto8(.a(q3:0),.b(cq2),.agb(agb4);mux2to1 moto9(.sel(s),.dataa(d),.datab(agb1,agb2,agb3,agb4),.result(y);Endmodule結(jié)果與分析 上圖為不細(xì)分時的波形圖。由圖可以看出，每次clk0上升沿輸出y3:0就會發(fā)生變化，從而實現(xiàn)步進(jìn)電機(jī)的不細(xì)分輸入（DAABBCCDDA）。由于細(xì)分時的時鐘頻率不能調(diào)太小（調(diào)太小的話，仿真時容易卡機(jī)；但如果不調(diào)小的話，就產(chǎn)生不了比較好的波形。），所以這里就不給出細(xì)分時的波形圖了。通過Quartus 產(chǎn)生了正確的RTL級電路圖（見附錄），下到FPGA實驗箱上步進(jìn)電機(jī)實現(xiàn)了細(xì)分轉(zhuǎn)動和非細(xì)分轉(zhuǎn)動，以及正反轉(zhuǎn)。（本課設(shè)采用4細(xì)分）心得與體會 雖然我們做得晚，但由于我們理解了電路原理，并且給了我們VHDL的源程序，所以我們僅用了1天多一點的時間就把Verilog程序?qū)懗鰜砹?，并下載到實驗箱上跑。如果不給我們VHDL程序的話，我們做得就有可能吃力許多。也有許多人就看不懂VHDL程序，幸虧當(dāng)初我好好學(xué)了，那點程度的程序?qū)ξ襾碚f根本沒壓力。這也是我們能把VHDL程序迅速翻譯成Verilog程序的一個原因。當(dāng)然，Verilog的語法我已經(jīng)忘了不少，我是邊翻譯邊看書做的。當(dāng)初Verilog實驗的時候我就做得很好，并且Modelsim也會用，所以我對Quartus 和Modelsim很快就上手了。我現(xiàn)在基本上不看書，多虧了本次課設(shè)，又讓我回顧了以前學(xué)過的許多東西，也鍛煉了我的動手和分析編程能力。當(dāng)然，我也學(xué)到了許多，認(rèn)識到了自己知識的匱乏，自己還有很多要學(xué)的，所學(xué)的東西都是皮毛。唯一感到吃力的是ROM模塊的生成。因為是第一次調(diào)用內(nèi)部模塊，我按照老師所給的例子操作總是不能