基于EDA搶答器的設(shè)計(jì).doc

EDA技術(shù)綜合設(shè)計(jì)課程設(shè)計(jì)報(bào)告報(bào) 告 題 目： 基于VHDL的四路搶答器 作者所在系部： 電子工程系 作者所在專業(yè)： 自動(dòng)化 作者所在班級(jí)： B07221 作 者 姓 名 ： XXX 指導(dǎo)教師姓名： XXX 完 成 時(shí) 間 ： 2009-11-29 內(nèi) 容 摘 要搶答器是為智力競賽參賽者答題時(shí)進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先判決器電路，競賽者可以分為若干組，搶答時(shí)各組對(duì)主持人提出的問題要在最短的時(shí)間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當(dāng)?shù)谝粋€(gè)人按下按鍵后，則在顯示器上顯示該組的號(hào)碼，同時(shí)電路將其他各組按鍵封鎖，使其不起作用。若搶答時(shí)間內(nèi)無人搶答，警報(bào)器發(fā)出警報(bào)。回答完問題后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。因此要完成搶答器的邏輯功能，該電路至少應(yīng)包括搶答鑒別模塊、分頻器、計(jì)時(shí)模塊、選擇控制和報(bào)警器組成。關(guān)鍵詞：搶答鑒別 封鎖 計(jì)時(shí) 報(bào)警目 錄一 概 述 5二 方案設(shè)計(jì)與論證5三 單元電路設(shè)計(jì)5 3.1. 搶答鑒別模塊的設(shè)計(jì) 53.2 計(jì)時(shí)模塊的設(shè)計(jì) 7 3.3 數(shù)據(jù)選擇模塊的設(shè)計(jì) 83.4 報(bào)警模塊的設(shè)計(jì) 103.5 譯碼器模塊的設(shè)計(jì) 123.6 分頻模塊 123.7 搶答器頂層文件的設(shè)計(jì) 133.8 主電路連線圖 153.9 芯片引腳圖 16四 器件編程與下載16五 性能測試與分析16六 實(shí)驗(yàn)設(shè)備16七 心得體會(huì)17八 參考文獻(xiàn)17程序設(shè)計(jì)流程圖層次化設(shè)計(jì)圖形輸入文本輸入建立項(xiàng)目文件設(shè)計(jì)器件增益邏輯正確仿真分析引腳分配重新調(diào)整設(shè)計(jì)正確生成下載文件下載并驗(yàn)證NONOYESYES設(shè)計(jì)輸入設(shè)計(jì)生成設(shè)計(jì)實(shí)現(xiàn)硬件下載一、概述 搶答器的邏輯結(jié)構(gòu)較簡單，它主要由搶答鑒別模塊、分頻器、計(jì)時(shí)模塊、選擇控制和報(bào)警器組成。在整個(gè)搶答器中最關(guān)鍵的是如何實(shí)現(xiàn)搶答封鎖，在控制鍵按下的同時(shí)計(jì)數(shù)器倒計(jì)時(shí)顯示有效剩余時(shí)間。除此之外，整個(gè)搶答器還需有一個(gè)使能信號(hào)和一個(gè)歸零信號(hào)，以便搶答器能實(shí)現(xiàn)公平搶答和停止。搶答器共有3個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的個(gè)位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計(jì)時(shí)到時(shí)蜂鳴器短暫響起。二、方案設(shè)計(jì)與論證將該任務(wù)分成七個(gè)模塊進(jìn)行設(shè)計(jì)，分別為：搶答器鑒別模塊、搶答器計(jì)時(shí)模塊、搶答器記分模塊、分頻模塊、譯碼模塊、數(shù)選模塊、報(bào)警模塊，最后是撰寫頂層文件。1、 搶答器鑒別模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的搶答功能，并能對(duì)超前搶答進(jìn)行警告，還能記錄無論是正常搶答還是朝前搶答者的臺(tái)號(hào)，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。其中有四個(gè)搶答信號(hào)s0、s1、s2、s3；搶答使能信號(hào)s；搶答狀態(tài)顯示信號(hào)states；搶答與警報(bào)時(shí)鐘信號(hào)clk2；系統(tǒng)復(fù)位信號(hào)rst；警報(bào)信號(hào)tmp。2、 搶答器計(jì)時(shí)模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行30秒的倒計(jì)時(shí)，并且在30秒倒計(jì)時(shí)后無人搶答顯示超時(shí)并報(bào)警。其中有搶答時(shí)鐘信號(hào)clk2；系統(tǒng)復(fù)位信號(hào)rst；搶答使能信號(hào)s；搶答狀態(tài)顯示信號(hào)states；無人搶答警報(bào)信號(hào)warn；計(jì)時(shí)中止信號(hào)stop；計(jì)時(shí)十位和個(gè)位信號(hào)tb，ta。3、 數(shù)據(jù)選擇模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的數(shù)據(jù)輸入功能，輸入信號(hào)a3.0、b3.0、c3.0；計(jì)數(shù)輸出信號(hào)s；數(shù)據(jù)輸出信號(hào)y；計(jì)數(shù)脈沖clk2，實(shí)現(xiàn)a、b、c按脈沖輪流選通，在數(shù)碼管上顯示。4、 報(bào)警模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi) 人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，有效電平輸入信號(hào)i；狀態(tài)輸出信號(hào)q；計(jì)數(shù)脈沖clk2。5、 譯碼模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。6、 分頻模塊：在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中實(shí)現(xiàn)輸出雙脈沖的功能。7、 頂層文件：在這個(gè)模塊中是對(duì)前七個(gè)模塊的綜合編寫的頂層文件。三、單元電路設(shè)計(jì)（一）搶答鑒別模塊 1、VHDL源程序library ieee;-搶答鑒別模塊use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0);tmp:out std_logic);end qdjb;architecture one of qdjb issignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2) begin if rst=0 then tmp=0;st=0000; elsif clk2event and clk2=1 then if (s0=1 or st(0)=1)and not( st(1)=1 or st(2)=1 or st(3)=1 ) then st(0)=1; end if ; if (s1=1 or st(1)=1)and not( st(0)=1 or st(2)=1 or st(3)=1 ) then st(1)=1; end if ; if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 ) then st(2)=1; end if ; if (s3=1 or st(3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 ) then st(3)=1; end if ;tmp=s0 or s1 or s2 or s3;end if ;end process p1;p2:process(states(0),states(1),states(2),states(3) begin if (st=0000) then states=0000; elsif (st=0001) then states=0001;elsif (st=0010) then states=0010; elsif (st=0100) then states=0011;elsif (st=1000) then states=0100; end if; end process p2;end one;2、仿真圖：（二）計(jì)時(shí)模塊 1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clk,rst,s,stop:in std_logic; warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beginp1:process(clk,rst,s,stop,ta) begin if rst=0 or stop=1 then ta=0000; elsif clkevent and clk=1 then co=0; if s=1 then if ta=0000 then ta=1001;co=1; else ta=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,s,stop,tb) begin if rst=0 or stop=1 then tb=0010; elsif coevent and co=1 then if s=1 then if tb=0000 then tb=0011; else tb=tb-1; end if; end if; end if;end process p2;2、仿真圖（三）數(shù)據(jù)選擇模塊1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sjxz is port (a,b,c: in std_logic_vector(3 downto 0);clk2,rst: in std_logic; s: out std_logic_vector(1 downto 0); y: out std_logic_vector(3 downto 0) ); end sjxz;architecture body_chooser of sjxz is signal count: std_logic_vector (1 downto 0); begin s=count; process(clk2,rst) begin if(rst=0)then count=10)then count=00; else countyyynull; end case; end PROCESS; end body_chooser;2、仿真圖（四）報(bào)警模塊1、VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALARM ISPORT(CLK,I:IN STD_LOGIC; Q:OUT STD_LOGIC);END ALARM;ARCHITECTURE BEHAVE OF ALARM IS SIGNAL WARN:STD_LOGIC; SIGNAL N:INTEGER RANGE 0 TO 20;BEGIN Q= WARN; PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF I=0 THEN WARN =0; ELSIF(I=1AND N=19)THEN WARN =NOT WARN; N=N+1; ELSE WARN DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7=0000000; END CASE; END PROCESS;END ARCHITECTURE ART;2、仿真圖（六）分頻模塊1、VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv ISPORT(clk2 : IN STD_LOGIC;clk16 : OUT STD_LOGIC);END clkdiv;ARCHITECTURE rtl OF clkdiv ISSIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2)BEGINIF (clk2event AND clk2=1) THENIF(count=1111) THENCount =0000;ELSECount = count +1;END IF ;END IF ;END PROCESS;PROCESS(clk2)BEGINIF (clk2event AND clk2=1) THENIF(count=1111) THENclk16 = 1;ELSEclk16 = 0;END IF ;END IF ;END PROCESS;END rtl;2、仿真圖（七）頂層文件1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity qiangdaqi is port(clk,clk2,s,s0,s1,s2,s3,stop,rst:in std_logic; n,k,q_out:out std_logic; m:out std_logic_vector(1 downto 0); a,b,c,d,e,f,g:out std_logic);end qiangdaqi;architecture bhv of qiangdaqi iscomponent qdjb is port(clk2,rst:in std_logic; s0,s1,s2,s3:in std_logic; tmp:out std_logic; states:out std_logic_vector(3 downto 0);end component;component js is port(clk,rst,s,stop:in std_logic; ring,warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end component;component sjxz is port(clk2,rst:in std_logic; s:out std_logic_vector(1 downto 0); a,b,c:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0);end component;component ymq is port(ain4: in std_logic_vector (3 downto 0); dout7: out std_logic_vector (6 downto 0);end component;component alarm is port(clk,i:in std_logic; q:out std_logic);end component;signal states_out,ta_out,tb_out,y_out:std_logic_vector(3 downto 0);signal ledout:std_logic_vector(6 downto 0);signal w:std_logic;begina=ledout(6);b=ledout(5);c=ledout(4);d=ledout(3);e=ledout(2);f=ledout(1);gk,states=states_out);u2:js port map(clk,rst,s,stop,warn=n,ta=ta_out,tb=tb_out);u3:sjxzportmap(clk2=clk2,rst=rst,a=states_out,b=ta_out,c=tb_out,s=m,y_out;u4:ymq port map(ain4=y_out,DOUT7=ledout);u5:alarm port map(clk2,i=s,q_out);end bhv;2、仿真圖（八）主電路連線圖（九）將程序下載到芯片F(xiàn)LEXEPF10LC84-4上，引腳圖如下四、器件編程與下載將編譯好的模塊程序下載到CPLD中（注：device選取要與硬件對(duì)應(yīng)，否則會(huì)導(dǎo)致實(shí)驗(yàn)失?。B線做硬件實(shí)驗(yàn)。五、性能測試與分析按下rst鍵清零，按下s鍵，觀察數(shù)碼管是否開始倒計(jì)時(shí)，揚(yáng)聲器是否發(fā)出報(bào)警聲，按下s0,觀察數(shù)碼管是否顯示1和搶答的時(shí)間，再按s1,s2.s3均不改變顯示，按下rst鍵，觀察是否清零，再按s鍵，不按別的，直到計(jì)時(shí)時(shí)間到，觀察是否顯示00，揚(yáng)聲器是否發(fā)出報(bào)警。 六、實(shí)驗(yàn)設(shè)備計(jì)算機(jī)，EL教學(xué)實(shí)驗(yàn)箱七、心得體會(huì)通過這次對(duì)搶答器的設(shè)計(jì)與實(shí)踐，讓我了解了設(shè)計(jì)的程序，也讓我了解了關(guān)于搶答器的基本原理與設(shè)計(jì)理念，要設(shè)計(jì)一個(gè)電路總要先用仿真仿真成功之后才實(shí)際接線的。但是最后的成品卻不一定與仿真時(shí)完全一樣，因?yàn)?，再?shí)際接線中有著各種各樣的條件制約著。而且，在仿真中無法成功的電路接法，在實(shí)際中因?yàn)樾酒旧淼奶匦远軌虺晒ΑＫ?，在設(shè)計(jì)時(shí)應(yīng)考慮兩者的差異，從中找出最適合的設(shè)計(jì)方法。本實(shí)驗(yàn)通過EDA軟件muxlus2的實(shí)現(xiàn)，讓我對(duì)VHDL語