實(shí)驗(yàn)六 序列信號(hào)發(fā)生器與序列信號(hào)檢測(cè)器的設(shè)計(jì)1.doc

實(shí)驗(yàn)六、序列信號(hào)發(fā)生器與序列信號(hào)檢測(cè)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、掌握序列發(fā)生器和檢測(cè)器的工作原理；2、初步學(xué)會(huì)用狀態(tài)機(jī)進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)。二、實(shí)驗(yàn)要求1、基本要求1) 設(shè)計(jì)一個(gè)“10001110”序列發(fā)生器；2) 設(shè)計(jì)一個(gè)“10001110”序列的檢測(cè)器。2、擴(kuò)展要求1）設(shè)計(jì)一個(gè)序列發(fā)生器，將8 位待發(fā)生序列數(shù)據(jù)由外部控制輸入進(jìn)行預(yù)置，從而可隨時(shí)改變輸出序列數(shù)據(jù)。2）將8 位待檢測(cè)預(yù)置數(shù)由按鍵作為外部輸入，從而可隨時(shí)改變檢測(cè)密碼。寫出該檢測(cè)器的VHDL 代碼，并進(jìn)行編譯下載測(cè)試。3）如果待檢測(cè)預(yù)置數(shù)以右移方式進(jìn)入序列檢測(cè)器，寫出該檢測(cè)器的VHDL 代碼(兩進(jìn)程符號(hào)化有限狀態(tài)機(jī))。三、實(shí)驗(yàn)原理1、 序列發(fā)生器原理在數(shù)字信號(hào)的傳輸和數(shù)字系統(tǒng)的測(cè)試中，有時(shí)需要用到一組特定的串行數(shù)字信號(hào)，產(chǎn)生序列信號(hào)的電路稱為序列信號(hào)發(fā)生器。本實(shí)驗(yàn)要求產(chǎn)生一串序列“10001110”。該電路可由計(jì)數(shù)器與數(shù)據(jù)選擇器構(gòu)成，其結(jié)構(gòu)圖如圖61所示，其中的鎖存輸出的功能是為了消除序列產(chǎn)生時(shí)可能出現(xiàn)的毛刺現(xiàn)象：Clock計(jì)數(shù)器序列產(chǎn)生（數(shù)據(jù)選擇器）鎖存輸出 圖61 序列發(fā)生器結(jié)構(gòu)圖2、序列檢測(cè)器的基本工作過程：序列檢測(cè)器用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，在數(shù)字通信中有著廣泛的應(yīng)用。當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置的對(duì)應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。狀態(tài)圖如圖62所示：圖62 序列檢測(cè)器狀態(tài)圖3、利用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器的基本思想在狀態(tài)連續(xù)變化的數(shù)字系統(tǒng)設(shè)計(jì)中，采用狀態(tài)機(jī)的設(shè)計(jì)思想有利于提高設(shè)計(jì)效率，增加程序的可讀性，減少錯(cuò)誤的發(fā)生幾率。同時(shí)，狀態(tài)機(jī)的設(shè)計(jì)方法也是數(shù)字系統(tǒng)中一種最常用的設(shè)計(jì)方法。一般來(lái)說，標(biāo)準(zhǔn)狀態(tài)機(jī)可以分為摩爾（Moore）機(jī)和米立（Mealy）機(jī)兩種。在摩爾機(jī)中，其輸出僅僅是當(dāng)前狀態(tài)值的函數(shù)，并且僅在時(shí)鐘上升沿到來(lái)時(shí)才發(fā)生變化。米立機(jī)的輸出則是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù)。本實(shí)驗(yàn)要從一串二進(jìn)制碼中檢測(cè)出一個(gè)已預(yù)置的8位二進(jìn)制碼10001110，每增加一位二進(jìn)制碼相當(dāng)于增加一個(gè)狀態(tài)，再加上一個(gè)初始態(tài)，用9個(gè)狀態(tài)可以實(shí)現(xiàn)。其狀態(tài)機(jī)如圖63所示。圖63 8位二進(jìn)制碼10001110的檢測(cè)狀態(tài)機(jī)注意：此圖作為參考，檢測(cè)不同的二進(jìn)制碼其過程不同！四、實(shí)驗(yàn)步驟1、建立一個(gè)工程項(xiàng)目，路徑如：D:20050837sixth，項(xiàng)目名和頂層實(shí)體名為serial；2、設(shè)計(jì)一個(gè)“10001110”的序列發(fā)生器，并進(jìn)行編譯仿真與下載測(cè)試；3、根據(jù)圖6-3狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)一個(gè)“10001110”的序列檢測(cè)器。并進(jìn)行編譯仿真與下載測(cè)試；五、參考程序1、“10001110”序列發(fā)生器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY SENQGEN IS PORT(CLK，CLR，CLOCK：IN STD_LOGIC； YOUT：OUT STD_LOGIC)；END SENQGEN；ARCHITECTURE ART OF SENQGEN IS SIGNAL COUNT：STD_LOGIC_VECTOR(2 DOWNTO 0)； SIGNAL Y：STD_LOGIC :=0； BEGINPROCESS(CLK,CLR) BEGIN IF(CLR=1)THEN COUNT=000； ELSIF(CLK=1AND CLKEVENT)THEN COUNTYYYYYYYYY=-； END CASE；END PROCESS；PROCESS(CLOCK，Y)BEGIN -消除毛刺的鎖存器 IF(CLOCKEVENT AND CLOCK=1)THEN YOUT=Y； END IF； END PROCESS；END ART；2、“10001110”序列信號(hào)檢測(cè)器的VHDL描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY DETECT IS PORT( DIN，RST, CLK：IN STD_LOGIC； Q：OUT STD_LOGICVECTOR(3 DOWNTO 0)；END DETECT；ARCHITECTURE ART OF DETECT ISTYPE STATETYPE IS(ST0，ST1，ST2，ST3，ST4，ST5，ST6，ST7，ST8)；SIGNAL P_STATE: STATETYPEBEGINPROCESS(CLK)BEGINIF RST = 1 THEN P_STATE IF DIN=1 THEN P_STATE=ST1； ELSE P_STATE IF DIN=0 THEN P_STATE=ST2； ELSE P_STATE IF DIN=0THEN P_STATE：=ST3； ELSE P_STATE IF DIN=0THEN P_STATE=ST4； ELSE P_STATE IF DIN=1THEN P_STATE=ST5； ELSE P_STATE IF DIN=1THEN P_STATE=ST6； ELSE P_STATE IF DIN=1THEN P_STATE=ST7； ELSE P_STATE IF DIN=0THEN P_STATE=ST8； ELSE P_STATE IF DIN=1THEN P_STATE=ST1； ELSE P_STATE=ST0； END IF； END CASE；END PROCESS；END IF;Q=1010 WHEN P_STATE=ST8 ELSE 1011;-序列數(shù)檢測(cè)正確，輸出“A”-序列數(shù)檢測(cè)錯(cuò)誤，輸出“B”END ART；序列檢測(cè)器的另一種描述LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; -串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號(hào) AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -檢測(cè)結(jié)果輸出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位待檢測(cè)預(yù)置數(shù)(密碼=E5H)BEGIN D = 10001110 ; -8 位待檢測(cè)預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q Q = 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) -檢測(cè)結(jié)果判斷輸出 BEGIN IF Q = 8 THEN AB = 1010 ; -序列數(shù)檢測(cè)正確，輸出“A” ELSE AB = 1011 ; -序列數(shù)檢測(cè)錯(cuò)誤，輸出“B” END IF ; END PROCESS ;END behav ;單進(jìn)程狀態(tài)機(jī)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS ( ST0, ST1, ST2, ST3, ST4);SIGNAL C_ST : ST_TYPE;BEGINPROCESS (CLK,RST)BEGINIF RST = 1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1; ELSE C_ST =ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2; ELSE C_ST =ST1 ; END IF; Q IF DATAIN =01 THEN C_ST = ST3; ELSE C_ST =ST0 ; END IF; Q IF DATAIN =00 THEN C_ST = ST4; ELS