加法計數(shù)器eda.doc_第1頁
加法計數(shù)器eda.doc_第2頁
加法計數(shù)器eda.doc_第3頁
加法計數(shù)器eda.doc_第4頁
免費預(yù)覽已結(jié)束，剩余1頁可下載查看

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

實驗名稱 設(shè)計含異步清零和同步時鐘使能的加法計數(shù)器l 實驗?zāi)康?學(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試，進(jìn)一步熟悉VHDL設(shè)計技術(shù)。l 實驗步驟【1】實驗程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT12 IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT12;ARCHITECTURE behav OF CNT12 ISBEGIN PROCESS(CLK,RST,EN) VARIABLE CQI :STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST=1THEN CQI:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1THEN IF EN=1THEN IF CQI0); END IF;END IF; END IF; IF CQI=11 THEN COUT=1; ELSE COUT=0; END IF; CQ0); ELSIF CLKEVENT AND CLK=1THEN IF EN=1THEN IF CQI0); END IF;END IF; END IF; IF CQI=11 THEN COUT=1; ELSE COUT=0; END IF; CQ=CQI; END PROCESS;END behav;時鐘端clk_samp接clock5.管腳圖模擬信號采樣波形【7】思考題：在程序中是否可以不定義信號 CQI，而直接用輸出端口信號完成加法運算，即 : CQ = CQ+ 1?為什么？答：不可以，因為信號CQ定義的端口模式是OUT，是單向輸出模式，所以只能作為輸出信號，不能在結(jié)構(gòu)體內(nèi)再用來作為輸入信號；如果CQ定義的端口模式是BUFFER，就可以將計數(shù)器輸出的計數(shù)信號回讀來作為下一個計數(shù)值的初值。在本實驗中，該信號是一個反饋信號。l 實驗心得耐心調(diào)試程序，更好的熟悉quartusII的使用流程，加深了對quartusII的仿真的認(rèn)識。

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論