4位二進(jìn)制全加器的設(shè)計(jì).doc

4位二進(jìn)制全加器的設(shè)計(jì)摘要 加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。在電子學(xué)中，加法器是一種數(shù)位電路，其可進(jìn)行數(shù)字的加法計(jì)算。在現(xiàn)代的電腦中，加法器存在于算術(shù)邏輯單元（ALU）之中。 加法器可以用來(lái)表示各種數(shù)值，如：BCD、加三碼，主要的加法器是以二進(jìn)制作運(yùn)算。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)行速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會(huì)越來(lái)越大。我們采用4位二進(jìn)制并行加法器作為折中選擇，所選加法器為4位二進(jìn)制先行進(jìn)位的74LS283，它從C0到C4輸出的傳輸延遲很短，只用了幾級(jí)邏輯來(lái)形成和及進(jìn)位輸出，由其構(gòu)成4位二進(jìn)制全加器，并用proteus進(jìn)行仿真。關(guān)鍵字全加器，四位二進(jìn)制，迭代電路，并行進(jìn)位，74LS283，proteus仿真總電路設(shè)計(jì) 一、硬件電路的設(shè)計(jì) 該4位二進(jìn)制全加器以74LS283（圖1）為核心，采用先行進(jìn)位方式，極大地提高了電路運(yùn)行速度，下面是對(duì)4位全加器電路設(shè)計(jì)的具體分析。 圖1 1）全加器（full-adder ）全加器是一種由被加數(shù)、加數(shù)和來(lái)自低位的進(jìn)位數(shù)三者相加的運(yùn)算器?；竟δ苁菍?shí)現(xiàn)二進(jìn)制加法。 全加器的功能表輸 入輸 出輸 入輸 出CI A B S COCI A B S CO0 0 00 0 10 1 00 1 10 01 01 00 11 0 01 0 11 1 01 1 11 00 10 11 1邏輯表達(dá)式： =ABCI+ABCI+ABCI+ABCI其中，如果輸入有奇數(shù)個(gè)1，則S為1；如果輸入有2個(gè)或2個(gè)以上的1，則CO=1。實(shí)現(xiàn)全加器等式的門(mén)級(jí)電路圖如圖2所示，邏輯符號(hào)如圖3所示. 圖2 圖32）四位二級(jí)制加法器 a) 串行進(jìn)位加法器四位二進(jìn)制加法器為4個(gè)全加器的級(jí)聯(lián)，每個(gè)處理一位。最低有效位的進(jìn)位輸入通常置為0，每個(gè)全加器的進(jìn)位輸出連到高一位全加器的進(jìn)位輸入。 b）超前進(jìn)位加法器為了提高運(yùn)算速度，必須設(shè)法減小或消除由于進(jìn)位信號(hào)逐級(jí)傳遞所消耗的時(shí)間，于是制成了超前進(jìn)位加法器。優(yōu)點(diǎn)：與串行進(jìn)位加法器相比，（特別是位數(shù)比較大的時(shí)候）超前進(jìn)位加法器的延遲時(shí)間大大縮短了。缺點(diǎn)：電路比較復(fù)雜。b）超前位鏈結(jié)構(gòu)加法器 令 產(chǎn)生進(jìn)位 產(chǎn)生傳輸信號(hào)四位全加器的進(jìn)位鏈邏輯可以表示為如下：二、設(shè)計(jì)思路由上面對(duì)加法器的具體分析，我們分別假定兩個(gè)4位二進(jìn)制數(shù)分別為A3A2A1A0、B3B2B1B0,利用ISIS Profession軟件進(jìn)行仿真，如圖4所示，每個(gè)數(shù)位上的數(shù)值1、0用開(kāi)關(guān)的高低電平表示，當(dāng)開(kāi)關(guān)打到紅色點(diǎn)上時(shí)表示該位數(shù)值為1，反之如果打到藍(lán)色點(diǎn)上時(shí)為0，輸出的四位二進(jìn)制用S3S2S1S0表示，當(dāng)輸出的各位上亮紅燈了該位輸出為1，如果為藍(lán)色則表示為0，C0進(jìn)位輸入端，C4為進(jìn)位輸出端，以此進(jìn)行仿真。下面給出的是4位二進(jìn)制全加器的部分真值表： truthtableA3A2A1A0B3B2B1B0C0S3S2S1S0C40000000000000000000000100010000100010001000010000100011000110001101010001100100010100100000010101000100010001000011100001100000101000010110010001000000001100010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.圖2下面是74LS283四位二進(jìn)制全加器的邏輯電路圖：圖4圖5圖6結(jié)果分析：由上圖可以看出仿真結(jié)果與實(shí)際的運(yùn)算結(jié)果是相同的。由仿真程序結(jié)果可知，設(shè)計(jì)的程序完成了四位全加器的功能，因此，該程序正確。心得體會(huì)通過(guò)本次課程設(shè)計(jì)，我們加深了對(duì)所學(xué)知識(shí)的理解，并對(duì)某些知識(shí)進(jìn)行了很好地應(yīng)用，如全加器，74xx283等。同時(shí)，我們也更加強(qiáng)化了自己查閱資料的能力，這有助于提高我們的自學(xué)能力，整個(gè)過(guò)程中我們還有請(qǐng)教其他同學(xué)?？傊敬握n程設(shè)計(jì)更加激發(fā)了我們的學(xué)習(xí)欲望，有利于我們