【精品論文】超動態(tài)電壓調整SRAM設計.doc

精品論文超動態(tài)電壓調整 sram 設計趙慧，耿莉（西安交通大學電子與信息工程學院，西安 710049）5摘要：本文設計了一種 8 管 sram 單元和相應的讀寫輔助電路，解決了傳統(tǒng) 6 管 sram 單元 低壓工作存在的讀寫穩(wěn)定性問題，實現(xiàn)了具有超動態(tài)電壓調整（u-dvs）能力的 sram 的設計，其工作電壓范圍可從亞閾值區(qū)變化到標稱電壓，達到 sram 低功耗和高性能的平衡。 通過自適應襯底偏置電路和讀緩沖器的設計，增強了 sram 單元低壓下的讀穩(wěn)定性和魯棒10性。設計了可復用的讀寫輔助電路，同時提高 sram 的低壓寫能力和讀速度。采用標準0.18-m cmos 工藝進行了流片驗證。測試結果表明 sram 工作電壓范圍達到 0.2v-1.8v，相應的工作頻率為 184 khz-208 mhz，從 1.8v 到 0.2v 的工作電壓范圍內，sram 總功耗降 低了 4 個數(shù)量級，工作電壓 0.2v 時的讀寫功耗僅為 30nw。關鍵詞：集成電路設計；sram；超動態(tài)電壓調整；亞閾值設計；靜態(tài)噪聲容限；低功耗15中圖分類號：tn432an ultra-dynamic voltage scalable (u-dvs) sram designzhao hui, geng li(school of electronics and information engineering, xian jiaotong university, xian 710049)20abstract: this paper presents a novel 8t sram bit-cell and assisted circuit to solve the low-voltage functional problem of 6t sram, achieving the capability of ultra-dynamic voltage scalable (u-dvs) operation. for low voltage operation, the configurable body bias schemeenlarges the static noise margin (snm) and bit-cell robustness. by multiplexing write and read peripheral assist circuits, sram write ability and read speed are both improved. the test-chip is25fabricated with a standard 0.18-m cmos process. the measurement results demonstrate that the proposed sram can operate from 1.8v at 208 mhz down to 0.2v at 184 khz and the total power dissipation scales down by four orders of magnitude. the access power at 0.2v supply voltage is30nw.key words: ic design; sram; ultra-dynamic voltage scaling; low-voltage design; static noise30margin (snm)；low power0引言靜態(tài)隨機存儲器（static radom access memory，sram）在微處理器中占據(jù)了越來越大 的面積，sram 的功耗在很大程度上決定了微處理器的功耗1。因此，低功耗 sram 設計35成為集成電路的重要研究課題。動態(tài)電壓調整（dynamic voltage scaling，dvs）是一種有效的低功耗技術2，它根據(jù) 系統(tǒng)性能的實時需求，動態(tài)地調整電路的工作電壓和頻率，實現(xiàn)系統(tǒng)的低壓低功耗和高壓高 性能。對于 dvs 系統(tǒng)，要求其中的 sram 也能在寬的電壓范圍內工作。研究表明，sram 的最低能耗點處于 mos 器件的亞閾值區(qū)3，因此，適用于 dvs 系統(tǒng)的 sram 的設計需將40sram 的工作電壓降低到亞閾值區(qū)，即超動態(tài)電壓調整 sram（u-dvs sram）的設計， 以實現(xiàn)最低能耗。 傳統(tǒng)的基于 6 管的 sram 在低壓下工作時存在穩(wěn)定性降低和寫能力下降等諸多問題，基金項目：高等學校博士學科點專項科研基金資助項目（20110201110004）；國家自然科學基金項目（61271089）作者簡介：趙慧（1989-），女，碩士研究生，主要研究方向：低功耗 sram 設計通信聯(lián)系人：耿莉，教授，主要研究方向：數(shù)模/射頻混合集成電路設計. e-mail: - 10 -需要設計新型存儲單元結構和相應的輔助電路來實現(xiàn)低壓工作的 sram。而且，低壓下器件失配對電路的性能影響更為嚴重。由于器件在亞閾值區(qū)和閾值之上的工作特性差異極大，45如何在寬電壓范圍內優(yōu)化 u-dvs sram 的性能成為設計關鍵。關于工作電壓在閾值之上的 sram 設計，已有很多文獻報導45，然而，亞閾值 sram 設計仍待進一步研究。8 管和 10 管亞閾值 sram 單元被相繼提出67，盡管這些設計實現(xiàn)了低功耗，但是，一些專為 sram 低壓工作設計的輔助電路使 sram 在高電壓下工作時的性能受到影響，使得針對低壓設計 的 sram 在高電壓工作時受到影響，不利于 sram 工作電壓的拓寬。只有極少文獻報道了50u-dvs sram 設計，一種工作電壓范圍達到 0.25v-1.2v 的 dvs sram 在 2009 年被提出8， 但是，其寫輔助電路設計較為復雜；另一設計采用柵寬可調的 pmos 來實現(xiàn) sram 的寬電 壓范圍工作9，但是，單元面積過大，集成度不高?；谝陨涎芯?，本文設計了一種 8 管 sram 存儲單元和相應的讀寫輔助電路，采用標 準 0.18-m cmos 工藝流片驗證，測試結果表明，設計的 sram 具有超動態(tài)電壓范圍穩(wěn)定55工作能力，并達到了低壓低功耗，高壓高性能的要求。18 管 u-dvs sram 設計本文在文獻6的8管亞閾值sram單元的基礎上，設計了襯底偏置型8管u-dvs sram 單元，如圖1所示。8管單元在6管單元中增加了兩個nmos管（mn5和mn6）構成了讀緩沖 器（read- buffer），并將讀、寫端口分開，使得讀、寫操作可分別優(yōu)化。寫操作通過寫字60線wwl和寫位線bl、blb進行，工作過程與6管單元的寫過程相同。讀操作通過讀字線rwl 和單端讀位線rbl進行。rbl在寫周期末預充電到高電平，在讀操作期間根據(jù)存儲節(jié)點qb 的值有條件地通過讀緩沖器放電，再用靈敏放大器檢測rbl上的電壓變化，將數(shù)據(jù)讀出。由 于讀緩沖器將存儲節(jié)點與位線rbl上的電流通路隔開，使得位線電壓在讀操作時不會干擾存 儲節(jié)點，從而使得讀操作的噪聲容限近似等于維持數(shù)據(jù)的噪聲容限，提高了sram存儲單元65低壓工作的穩(wěn)定性。為了進一步提高讀噪聲容限對工藝偏差的容忍度，我們還設計了自適應 襯底偏置電路，將在下文中詳細闡述。讀緩沖器的vgnd節(jié)點由sram每一行的單元共享，為了提高位線上的開態(tài)電流與關態(tài)電流之比（ion/ioff），vgnd連接成虛地點。在讀操作期 間，對于沒選中的行，vgnd保持在vdd，這使得沒選中的單元里的讀緩沖器上的壓降幾乎 為0，從而極大地減小了位線rbl上的泄漏電流。對于選中行，vgnd節(jié)點的電壓被迅速拉70低到地，提高了讀速度。圖 1 本文設計的襯底偏置型 8 管 u-dvs sram 單元fig. 1 proposed 8t sram cell with body bias scheme75808590951001.1單元穩(wěn)定性設計讀緩沖器能提高8管亞閾值sram單元低壓下的讀噪聲容限，但是它不能緩解工藝角的 變化對噪聲容限的影響。在vdd=0.2v時，對文獻6中的8管單元做了讀噪聲容限在不同工藝 角下的仿真，如圖2所示。從圖中可看出，在ff，fs，ss和sf四種工藝角中， fs工藝角是最差 的情況，讀噪聲容限幾乎為0，sram單元失去了穩(wěn)定性。在fs工藝角下，nmos管的閾值電壓vth,n減小，導致nmos管的泄漏電流增大，pmos管的閾值電壓|vth,p|增加，導致pmos 管的驅動電流減小，最終使得nmos的驅動能力遠大于pmos管的驅動能力，這樣，兩個存 儲節(jié)點q和qb的狀態(tài)都傾向于被拉低到“0”，從而導致單元不能穩(wěn)定地保持數(shù)據(jù)。圖 2 vdd=0.2v 時文獻6中 8 管單元的讀噪聲容限不同工藝角下的仿真，單元在 fs 工藝角下失去穩(wěn)定性 fig. 2 simulation results of the read snm of 8t in 6 versus process corner when vdd=0.2v. the bitcell loses stability at fs corner.解決上述問題的最直接的方法就是增加pmos管的尺寸，使pmos管與nmos管的驅動 能力匹配。文獻9就是采用柵寬可調的pmos管增大低壓下的讀噪聲容限，但是這樣會造成 sram單元面積增加過多，不利于sram存儲密度的提高。并且，在亞閾值區(qū)，晶體管的驅 動電流與閾值呈指數(shù)關系，而與寬長比只是線性關系，因而，通過調節(jié)晶體管的閾值來改變 驅動能力比單純調節(jié)尺寸更為有效。為了減小單元的面積和靜態(tài)功耗，本文在設計時采用最小尺寸的晶體管。利用mos管 的體效應，采用襯偏電壓調節(jié)pmos管的閾值，將pmos的襯底電位比源端降低vpb，使得 pmos的|vth,p|減小，以此來平衡pmos管和nmos管的驅動能力。針對pmos管的襯偏會降 低單元的寫能力，而且襯偏帶來的pn結漏電在sram高電壓工作時不容忽視的問題，本文 設計了自適應襯底偏置選擇電路，如圖3所示。該電路由一行存儲單元共用，當某一行被選中時，若工作電壓vdd0.9v時，則sel信號為0，此時，存儲單元中pmos管的襯底連接到 常規(guī)時的vdd，只有當vdd166 mhz6.61mw本設計0.18-m1 kb0.2v-1.8v184 khz-208 mhz30nw0.2v; 0.6mw1.8v3結論本文設計了一種新型可寬電壓工作的 8 管 sram 單元和相應的讀寫輔助電路，解決了 傳統(tǒng) 6 管 sram 低壓工作存在的穩(wěn)定性和寫能力問題。本文設計的 sram 的穩(wěn)定性比文獻 6中的設計更具魯棒性，可復用的讀寫輔助電路簡化了 sram 的外圍電路設計，提高了 sram 的低壓寫能力和讀速度。測試結果驗證了本設計的有效性，其工作電壓范圍可達到0.2v-1.8v，在此電壓范圍內讀寫功耗降低了 2104 倍。參考文獻 (references)1 s. borkar. obeying moores law beyond 0.18 micron, microprocessor designc.proc. ieee int. asic/soc conf., 2000. 26-31.2 l. yuan, g. qu. analysis of energy reduction on dynamic voltage scaling-enabled systemsj. ieee transactions on computer-aided design, 2005, 24(12): 1827-1837.3 b. zhai, d. blaauw, d. sylvester, k. flautner. theoretical and practical limits of dynamic voltage scalingc. proc. design automation conference, 2004. 868-873.4 nobutaro shibata, hiroki morimura, mitsuru harada. 1-v 100mhz embedded sram techniques forbattery-operated mtcmos/simox asicsj. ieee jounal of solid-state circuits, 2000, 35(10): 1396-1407.5 chua-chin wang, po-ming lee, kuo-long chen. an sram design using dual threshold voltagetransistors and low-power quenchersj. ieee jounal of solid-state circuits, 2003, 38(10): 1712-1720.6 n. verma, a. chandrakasan. a 65nm 8t sub-vt sram employing sense-amplifier redundancyc. ieee int. solid-state circuits conf. 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