時序邏輯電路中的競爭-冒險現(xiàn)象.ppt

1,第五節(jié) 時序邏輯電路中的競爭-冒險現(xiàn)象,競爭-冒險現(xiàn)象的成因,消除競爭-冒險現(xiàn)象的方法,下頁,總目錄,推出,2,一、競爭-冒險現(xiàn)象的成因,返回,下頁,上頁,因?yàn)闀r序邏輯電路通常都包含組合邏輯電路和存儲電路兩個部分，所以它的競爭-冒險現(xiàn)象也包含兩個方面。,一方面是其中的組合邏輯電路部分可能發(fā)生的競爭-冒險現(xiàn)象。 另一方面是存儲電路（或者說是觸發(fā)器）工作過程中發(fā)生的競爭-冒險現(xiàn)象。 為了保證觸發(fā)器可靠地翻轉(zhuǎn)，輸入信號和時鐘信號在時間配合上應(yīng)滿足一定的要求。然而當(dāng)輸入信號和時鐘信號同時改變，而且途徑不同路徑到達(dá)同一觸發(fā)器時，便產(chǎn)生了競爭。,3,競爭的結(jié)果有可能導(dǎo)致觸發(fā)器誤動作，這種現(xiàn)象稱為存儲電路（或觸發(fā)器）的競爭-冒險現(xiàn)象。,下頁,返回,上頁,圖示八進(jìn)制異步計數(shù)器電路中，就存在著這種存儲電路的競爭-冒險現(xiàn)象。,4,下頁,返回,上頁,1,1,由于CLK3取自Q1，而J3=K3=Q2，F(xiàn)F2的時鐘信號又取自Q1，因而當(dāng)FF1由0變成1時FF3的輸入信號和時鐘電平同時改變，導(dǎo)致了競爭-冒險現(xiàn)象的發(fā)生。,如果Q1從0變成1時Q2的變化首先完成， CLK3的上升沿隨后才到，那么在CLK3 =1的全部時間里J3和K3的狀態(tài)將始終不變，可以根據(jù)CLK3下降沿到達(dá)時Q2的狀態(tài)決定FF3是否該翻轉(zhuǎn)。 此時電路是一個八進(jìn)制計數(shù)器。,5,下頁,返回,上頁,反之，如果Q1從0變成1時CLK3的上升沿首先到達(dá)， 而Q2的變化在后，則CLK3 =1的全部時間里J3和K3的狀態(tài)可能發(fā)生變化，這就不能簡單地憑CLK3下降沿到達(dá)時Q2的狀態(tài)來決定Q3的次態(tài)了。 電路就不按八進(jìn)制計數(shù)循環(huán)工作了。 倘若在設(shè)計時無法確切知道CLK3和Q2哪一個先改變狀態(tài)，那么也就不能確定電路狀態(tài)轉(zhuǎn)換的規(guī)律。,6,下頁,返回,上頁,為了確保CLK3的上升沿在Q2的新狀態(tài)穩(wěn)定建立之后才到達(dá)FF3 ，可以在Q1到CLK3 的傳輸通道上增加延遲環(huán)節(jié)， G1和G2就是作延遲環(huán)節(jié)用的。 只要G1和G2的傳輸延遲時間足夠長，一定能使Q2的變化先于CLK3的變化，保證電路按八進(jìn)制計數(shù)循環(huán)正常工作。,7,下頁,返回,上頁,一般認(rèn)為存儲電路的競爭-冒險現(xiàn)象僅發(fā)生在異步時序電路中。,在有些規(guī)模較大的同步時序電路中，由于每個門的帶負(fù)載能力有限，所以經(jīng)常是先用一個時鐘信號同時驅(qū)動幾個門電路，然后再由這幾個門電路分別去驅(qū)動若干個觸發(fā)器。 由于每個門的傳輸時間不同，嚴(yán)格地講系統(tǒng)已不是真正的同步時序電路了，故仍有可能發(fā)生存儲器電路的競爭-冒險現(xiàn)象。,8,下頁,返回,上頁,移位寄