EDA考試復(fù)習(xí)題目全集

EDA 技術(shù)與項目訓(xùn)練課程試題庫 選擇題第 1 頁 共 20 頁EDA 技術(shù)與項目訓(xùn)練選擇題1. 一個項目的輸入輸出端口是定義在 A 。 A. 實體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進程體 2. 描述項目具有邏輯功能的是 B 。 A. 實體 B. 結(jié)構(gòu)體 C. 配置 D. 進程 3. 關(guān)鍵字 ARCHITECTURE 定義的是 A 。A. 結(jié)構(gòu)體 B. 進程 C. 實體 D. 配置 4. MAXPLUSII 中編譯 VHDL 源程序時要求 C 。A.文件名和實體可不同名 B.文件名和實體名無關(guān) C. 文件名和實體名要相同 D. 不確定 5. 1987 標準的 VHDL 語言對大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于 1987 標準的 VHDL 語言中，標識符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關(guān)于 1987 標準的 VHDL 語言中，標識符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合 1987VHDL 標準的標識符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合 1987VHDL 標準的標識符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合 1987VHDL 標準的標識符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合 1987VHDL 標準的標識符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL 語言中變量定義的位置是 D 。 A. 實體中中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 13. VHDL 語言中信號定義的位置是 D 。 A. 實體中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫在 B 。 A. 實體中 B. 進程中 C. 線粒體 D. 種子體中 15. 變量和信號的描述正確的是 A 。 A. 變量賦值號是:= B. 信號賦值號是:= C. 變量賦值號是1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: signal declaration must have ； ，but found begin instead. 其錯誤原因是 A 。A. 信號聲明缺少分號。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。46. VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯誤原因是 A 。A. 表達式寬度不匹配。 B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。47. MAX+PLUSII 的設(shè)計文件不能直接保存在 B 。 A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII 是哪個公司的軟件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII 不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII 中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個 VHDL 設(shè)計中 Idata 是一個信號，數(shù)據(jù)類型為 std_logic_vector，試指出下面那個賦值語句是錯誤的。D 。 A.idata set project to current file B. assignpin/location chipC. nodeenter node from SNF D. filecreate default symbol61. 在 EDA 工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器 C.適配器 D.下載器62. VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息Error: Cant open VHDL “WORK” 其錯誤原因是 B 。A. 錯將設(shè)計文件的后綴寫成.tdf，而非.vhd 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。D. 程序中缺少關(guān)鍵詞。63. 在 VHDL 的 CASE 語句中，條件句中的“=”不是操作符號，它只相當與 B 作用。A. IF B. THEN C. AND D. OR64. 下面哪一條命令是 MAXPLUSII 軟件中引腳鎖定的命令 C 。A fileset project to current file Bnodeenter node from SNFC assignpin/location chip D filecreate default symbol65. 下列關(guān)于信號的說法不正確的是 C 。A . 信號相當于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。C. 在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個可以用作 VHDL 中的合法的實體名 D 。A. OR B. VARIABLE C. SIGNAL D. OUT167. VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其錯誤原因是 A 。A. 錯將設(shè)計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說法正確的是 A 。EDA 技術(shù)與項目訓(xùn)練課程試題庫 選擇題第 5 頁 共 20 頁A. 變量是一個局部量，它只能在進程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個 延時。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達式為：目標變量名NULL；語句。C. CASE 語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE 語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。70. VHDL 中,為目標變量賦值符號是 D 。A. =: B. = C. 79.在 VHDL 中，含 WAIT 語句的進程 PROCESS 的括弧中 B 再加敏感信號，否則則是非法的。A. 可以 B.不能 C. 必須 D. 有時可以80.在 MAX+PLUSII 集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是 D 。A. 綜合 B. 編譯 C. 仿真 D.被高層次電路設(shè)計調(diào)用81.在 MAX+PLUSII 工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計文件是否正確的過程稱為 。A. 編輯 B. 編譯 C. 綜合 D. 編程82. VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL Design File “mux21” must contain an entity of the same name其錯誤原因是 C 。A. 錯將設(shè)計文件的后綴寫成 .tdf 而非.vhd 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。83. 執(zhí)行下列語句后 Q 的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);EDA 技術(shù)與項目訓(xùn)練課程試題庫 選擇題第 6 頁 共 20 頁E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00110100” C. “11011001” D. “00101100” 84. 綜合是 EDA 設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中， 是錯誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與 FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；85. 關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個： A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E186. 以下對于進程 PROCESS 的說法，正確的是： C 。A. 進程之間可以通過變量進行通信 B. 進程內(nèi)部由一組并行語句來描述進程功能C. 進程語句本身是并行語句 D.一個進程可以同時描述多個時鐘信號的同步時序邏輯87. 進程中的信號賦值語句，其信號更新是 。A.按順序完成； B.比變量更快完成；C.在進程的最后完成； D.以上都不對。88關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A2#1111_1110# B.8#276# C. 10#170# D.16#E#E189VHDL 語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A器件外部特性； B器件的內(nèi)部功能；C器件的綜合約束；C 器件外部特性與內(nèi)部功能。90下列標識符中， B 是不合法的標識符。A. State0 B. 9moon C. Not_Ack_0 D. signal91在 VHDL 中，IF 語句中至少應(yīng)有 1 個條件句，條件句必須由 表達式構(gòu)成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER92. 在 VHDL 中 D 不能將信息帶出對它定義的當前設(shè)計單元。A. 信號 B. 常量 C. 數(shù)據(jù) D. 變量93.在 VHDL 中，為定義的信號賦初值，應(yīng)該使用_D_ 符號。A. =： B. = C. := D. 1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在 VHDL 的 IEEE 標準庫中，預(yù)定義的標準邏輯位 STD_LOGIC 的數(shù)據(jù)類型中是用 表示的。 A 小寫字母和數(shù)字 B. 大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D. 全部是數(shù)字 97. 執(zhí)行 MAX+PLUSII 的 A 命令，可以為設(shè)計電路建立一個元件符號。A create default symbol B. simulator C. compiler D. timing analyzer EDA 技術(shù)與項目訓(xùn)練課程試題庫 選擇題第 7 頁 共 20 頁98. 在 VHDL 中，條件信號賦值語句 WHEN_ELSE 屬于 語句。A 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在 VHDL 的 IEEE 標準庫中，預(yù)定義的標準邏輯數(shù)據(jù) STD_LOGIC 有 C 種邏輯值。A 2 B. 3 C. 9 D. 8 100.一個能為 VHDL 綜合器接受，并能作為一個獨立的設(shè)計單元的完整的 VHDL 程序成為 。A 設(shè)計輸入 B. 設(shè)計輸出 C. 設(shè)計實體 D. 設(shè)計結(jié)構(gòu) 一、填空題(本大題共 10 小題，每空 1 分，共 20 分) 1一般把 EDA 技術(shù)的發(fā)展分為 MOS 時代、MOS 時代和 ASIC 三個階段。2EDA 設(shè)計流程包括 設(shè)計輸入、設(shè)計實現(xiàn)、實際設(shè)計檢驗和 下載編程四個步驟。3EDA 設(shè)計輸入主要包括圖形輸入、HDL 文本輸入和狀態(tài)機輸入。4時序仿真是在設(shè)計輸入完成之后，選擇具體器件并完成布局、布線之后進行的時序關(guān)系仿真,因此又稱為功能仿真。 5VHDL 的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。6圖形文件設(shè)計結(jié)束后一定要通過仿真，檢查設(shè)計文件是否正確。7以 EDA 方式設(shè)計實現(xiàn)的電路設(shè)計文件，最終可以編程下到 FPGA 和 CPLD 芯片中，完成硬件設(shè)計和驗證。8MAX+PLUS 的文本文件類型是（后綴名）.VHD。9在 PC 上利用 VHDL 進行項目設(shè)計，不允許在根目錄下進行，必須在根目錄為設(shè)計建立一個工程目錄。10VHDL 源程序的文件名應(yīng)與實體名相同，否則無法通過編譯。二、選擇題：(本大題共 5 小題，每小題 3 分，共 15 分)。11 在 EDA 工具中，能完成在目標系統(tǒng)器件上布局布線軟件稱為（C ）A.仿真器 B.綜合器 C.適配器 D.下載器12 在執(zhí)行 MAX+PLUS的（d ）命令，可以精確分析設(shè)計電路輸入與輸出波形間的延時量。A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer13VHDL 常用的庫是（A ）A. IEEE B.STD C. WORK D. PACKAGE14下面既是并行語句又是串行語句的是（ C ）A.變量賦值 B.信號賦值 C.PROCESS 語句 D.WHENELSE 語句15在 VHDL 中，用語句（D ）表示 clock 的下降沿。A. clockEVENT B. clockEVENT AND clock=1 C. clock=0 D. clockEVENT AND clock=0三、名詞解釋題:（本大題共 3 題，每小題 3 分，共計 9 分）16 EDA: 電子設(shè)計自動化17VHDL 和 FPGA: 超高速硬件描述語言 現(xiàn)場可編程門陣列 1.一個項目的輸入輸出端口是定義在（ ）1-5 ACDCD 6-10 CCACAA. 實體中；.B. 結(jié)構(gòu)體中；C. 任何位置；D. 進程中。2. MAXPLUS2 中編譯 VHDL 源程序時要求( )A. 文件名和實體可以不同名；B. 文件名和實體名無關(guān)；C. 文件名和實體名要相同；D. 不確定。3. VHDL 語言中變量定義的位置是( )A. 實體中中任何位置；B. 實體中特定位置；C. 結(jié)構(gòu)體中任何位置；D. 結(jié)構(gòu)體中特定位置。4.可以不必聲明而直接引用的數(shù)據(jù)類型是( )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。 5. MAXPLUS2 不支持的輸入方式是( )A 文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。 EDA 技術(shù)與項目訓(xùn)練課程試題庫 選擇題第 8 頁 共 20 頁6.大規(guī)?？删幊唐骷饕?FPGA、CPLD 兩類，下列對 FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是( )A. FPGA 全稱為復(fù)雜可編程邏輯器件；B. FPGA 是基于乘積項結(jié)構(gòu)的可編程邏輯器件；C. 基于 SRAM 的 FPGA 器件，在每次上電后必須進行一次配置；D. 在 Altera 公司生產(chǎn)的器件中，MAX7000 系列屬 FPGA 結(jié)構(gòu)。 7.下面不屬于順序語句的是( )A. IF 語句；B. LOOP 語句；C. PROCESS 語句；D. CASE 語句。 8. VHDL 語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，實體體描述的是( )A. 器件外部特性；B. 器件的內(nèi)部功能；C. 器件的綜合約束；D. 器件外部特性與內(nèi)部功能。 9. 進程中的信號賦值語句，其信號更新是( )A. 按順序完成；B. 比變量更快完成；C. 在進程的最后完成；D. 都不對。 10. 嵌套使用 IF 語句，其綜合結(jié)果可實現(xiàn)：( )A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。一、選擇題：（20 分）1 下列是 EDA 技術(shù)應(yīng)用時涉及的步驟：A. 原理圖/HDL 文本輸入; B. 適配; C. 時序仿真; D. 編程下載; E. 硬件測試; F. 綜合請選擇合適的項構(gòu)成基于 EDA 軟件的 FPGA / CPLD 設(shè)計流程：A _F_ _B_ _C_ D _E_2 PLD 的可編程主要基于 A. LUT 結(jié)構(gòu) 或者 B. 乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _A_CPLD 基于 _B_3 在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。對于 A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機編碼方式 適合于 _A_ 器件；順序編碼 狀態(tài)機編碼方式 適合于 _B_ 器件；4 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：_B_、_D_A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化單項選擇題：5 綜合是 EDA 設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的