VHDL的優(yōu)缺點.ppt

1、硬件描述語言VHDL,VHDL(VHSIC Hardware Description Language)是一種標準的硬件描述語言， 它是在20世紀7080年代中， 由美國國防部資助的VHSIC(Very High Speed Integrated Circuit)項目開發(fā)的產(chǎn)品。 在這個語言首次開發(fā)出來時， 其目標僅是使電路文本化的一種標準， 為了使人們采用文本方式描述的設計， 能夠被其他人所理解。 同時， 它也被用來作為模型語言， 用于進行仿真驗證模擬。,硬件描述語言VHDL,1987年， VHDL被正式確定為IEEE 1076標準。 VHDL是一種強類型語言， 具有豐富的表達能力， 可使各

2、種復雜度（系統(tǒng)級、 電路板級、 芯片級、 門級）的電路網(wǎng)絡在同一抽象程度上被描述。 其支持系統(tǒng)級、 寄存器級、 門級三種不同層次的設計， 是未來數(shù)字系統(tǒng)設計的主流方式。 1988年， Milstd454規(guī)定所有為(美國)國防部設計的ASIC產(chǎn)品必須采用VHDL來描述。 1993年， IEEE 1076標準被升級、 更新， 新的VHDL標準為IEEE 1164。 1996年， IEEE 1076.3成為VHDL綜合標準。,1） 功能強大， 靈活性強 VHDL具有功能強大的語言結構, 可用簡潔明確的代碼描述來進行復雜控制邏輯的設計。 為了有效控制設計的實現(xiàn)， 它還具有多層次的設計描述功能， 支持設

3、計庫和可重復使用的元件生成。 它支持階層設計， 且提供模塊設計的創(chuàng)建。 VHDL是一種設計、 模擬、 綜合的標準硬件描述語言。,VHDL的優(yōu)點,2） 不依賴于器件設計 VHDL允許設計者生成一個設計， 而并不需要首先選擇一個用來實現(xiàn)設計的器件。 對于同一個設計描述， 可以采用多種不同的器件結構來實現(xiàn)其功能。 若需對設計進行資源利用和性能方面的優(yōu)化， 也并不是要求設計者非常熟悉器件的結構才行。 相反， 你可以集中精力從事你的設計構思， 當然， 這并不是說設計者可以忽略電路結構， 諸如數(shù)據(jù)通路優(yōu)化技術方面的需要。,VHDL的優(yōu)點,3） 可移植性 VHDL的可移植能力（portability）允許設

4、計者對需要綜合的設計描述進行模擬。 在綜合前對一個數(shù)千門的設計描述進行模擬， 可以節(jié)約設計者可觀的時間。 在這時發(fā)現(xiàn)設計上的瑕疵， 就能夠在設計實現(xiàn)之前給予糾正。 因為VHDL是一個標準語言， 故VHDL的設計描述可以被不同的工具所支持， 可以從一個模擬工具移植到另一個模擬工具， 從一個綜合工具移植到另一個綜合工具， 從一個工作平臺移植到另一個工作平臺去執(zhí)行。,VHDL的優(yōu)點,4） 性能評估能力 非依賴器件的設計（DeviceIndependent Design）和可移植能力允許設計者采用不同的器件結構和不同的綜合工具來評估設計。 在設計者開始設計之前， 無需了解將采用何種器件。 設計者可以進

5、行一個完整的設計描述， 并且對其進行綜合， 生成選定的器件結構的邏輯功能, 然后評估結果， 選用最適合你設計需求的器件。 為了衡量綜合的質量， 同樣可用不同的綜合工具所得到的綜合結果來進行分析、 評估。,VHDL的優(yōu)點,5） 上市時間快， 成本低 VHDL語言的設計將大大提高數(shù)字單片化設計實現(xiàn)速度， 它使設計描述快捷、 方便，使設計的快速復制簡便易行。 VHDL和可編程邏輯的組合作為一類強有力的現(xiàn)場集成設計方式， 將為設計者產(chǎn)品的上市帶來創(chuàng)記錄的速度。,VHDL的優(yōu)點,電路采用高級的簡明結構VHDL描述， 意味著放棄了對電路門級實現(xiàn)定義的控制； 由綜合工具生成的邏輯實現(xiàn)效果有時不優(yōu)化； 采用工

6、具的不同導致綜合質量不一樣。,VHDL的缺點,對于第一點， 采用VHDL作為綜合的描述語言， 其目的就是希望將工程師從專門的門級電路實現(xiàn)的繁雜勞動中解脫出來。 所以， 如果你懂得編譯器是怎樣來綜合邏輯的， 你就很容易理解編譯器能夠優(yōu)化地幫助設計實現(xiàn)大多數(shù)的設計構造， 并且很少需要規(guī)定設計實現(xiàn)的規(guī)則。 大多數(shù)綜合工具允許設計者采用綜合優(yōu)化指引的方式，來對實現(xiàn)電路和設計提供某種程度上的控制。 例如， 指定采用面積優(yōu)化或者速度優(yōu)化選擇。也有一些綜合工具允許設計者去專門定義設計的技術特征， 甚至實現(xiàn)手工從事的門級設計的工作。 然而， 這些形式的描述是低層的， 往往只能對指定器件結構進行。,第二點是對于工具的邏輯綜合有效性的擔心， 且往往不是沒有根據(jù)的。 VHDL編譯器并不一定總能生成令人滿意的設計， 因為優(yōu)化的結果往往依賴于設計的目標。 編譯器采用一定的算法， 由標準的設計行為決定設計的實現(xiàn)， 而算法從某種角度出發(fā)， 沿一定路徑進行， 并不能發(fā)現(xiàn)設計中的所有問題。 有時， 當人們希望按自己的要求來控制設計實現(xiàn)時，沒有什么能夠替代人的創(chuàng)造力。,第三點往往在商業(yè)領域被提及。 綜合技術的成熟過程尤如C編譯器所走過的途徑一樣。一段時期以前，一般C