一 PLD FPGA基本原理及設計流程

原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真2、時序仿真邏輯綜合器結構綜合器1、isp方式下載2、JTAG方式下載3、針對SRAM結構的配置4、OTP器件編程

功能仿真1、FPGA／CPLD設計流程應用FPGA/CPLD的EDA開發(fā)流程:1.1設計輸入(原理圖／HDL文本編輯)1.圖形輸入

圖形輸入

原理圖輸入

狀態(tài)圖輸入波形圖輸入2.

HDL文本輸入1.1設計輸入(原理圖／HDL文本編輯)1.2綜合

整個綜合過程就是將設計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述網表文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結構參數(shù)，它的功能就是將軟件描述與給定的硬件結構用某種網表文件的方式對應起來，成為相應互的映射關系。1.3適配適配器也稱結構綜合器，它的功能是將由綜合器產生的網表文件配置于指定的目標器件中，使之產生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標器件系列。邏輯綜合通過后必須利用適配器將綜合后網表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產生的仿真文件作精確的時序仿真，同時產生可用于編程的文件。1.4時序仿真與功能仿真時序仿真功能仿真

就是接近真實器件運行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。

是直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求的過程，仿真過程不涉及任何具體器件的硬件特性。1.5編程下載通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進行直接下載的方式稱為配置(Configure)，但對于OTPFPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。FPGA與CPLD的區(qū)分和分類主要是根據(jù)其結構特點和工作原理。通常的分類方法是：將以乘積項結構方式構成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結構方式構成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。1.6硬件測試最后是將含有載入了設計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計工程在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設計。設計流程歸納步驟1：建立工作庫文件夾步驟2：輸入設計項目原理圖/VHDL代碼步驟3：存盤，注意原理圖/文本取名步驟4：將設計項目設置成Project步驟5：選擇目標器件步驟6：啟動編譯步驟7：建立仿真波形文件步驟8：仿真測試和波形分析步驟9：引鎖定并編譯步驟10：編程下載/配置步驟11：硬件測試減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機制造方便支持生產和測試流程中的修改允許現(xiàn)場硬件升級迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內編程--ISP在系統(tǒng)現(xiàn)場重編程修改2、PLD/FPGA的編程下載：此接口既可作編程下載口，也可作JTAG接口ALTERA的ByteBlaster〔MV〕下載接口CPLD的JTAG方式編程圖3-47CPLD編程下載連接圖TCK、TDO、TMS、TDI為CPLD的JTAG口對CPLD編程FPGA的JTAG/AS方式編程PLD/FPGA的器件結構請參見網頁“PLD/FPGA根本原理〞主系統(tǒng)通用10針標準配置/下載接口目標板10針標準配置接口PIN1OTP配置器件插座設計總框圖計數(shù)輸出測頻時序控制電路計數(shù)器電路顯示電路基準時鐘待測時鐘計數(shù)控制顯示控制數(shù)碼顯示3、兩位十進制數(shù)字頻率計設計3.1設計分析與實現(xiàn)頻率計頂層文件設計： 功能概述：8Hz是基準時鐘，通過ctrol模塊產生1Hz的en計數(shù)有效信號，及計數(shù)鎖存信號lock，計數(shù)清零信號clr。32768Hz是數(shù)碼管顯示掃描信號，可完成多位數(shù)碼顯示。fry是待測頻率，cout滿一百時的進位顯示，可通過發(fā)光二極管顯示。在二位頻率范圍內，輸入不同的待測頻率可以馬上在數(shù)碼管顯示出測量值。(1)計數(shù)器模塊：設計有時鐘使能的兩位十進制計數(shù)器：en:計數(shù)使能；clk:待測頻率；clr:清零；cout:進位輸出；q[3..0]:BCD碼個位數(shù)輸出；q[7..4]:BCD碼十位數(shù)輸出；頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進制計數(shù)器，這里用一個雙十進制計數(shù)74390和其它一些輔助元件來完成。(2)顯示模塊：設計有鎖