數(shù)字電子技術(shù)（廣東工業(yè)大學(xué)）智慧樹知到期末考試答案章節(jié)答案2024年廣東工業(yè)大學(xué)

數(shù)字電子技術(shù)（廣東工業(yè)大學(xué)）智慧樹知到期末考試答案+章節(jié)答案2024年廣東工業(yè)大學(xué)上一問對應(yīng)的輸出電壓各為（）

答案:3.99V和-4V若輸入以二進(jìn)制補(bǔ)碼給出，則最大的正數(shù)和絕對值最大的負(fù)數(shù)各為（）

答案:（0111111111）和（1000000000）當(dāng)輸入為(d9-d0)=1000000000時(shí)的輸出電壓是（）

答案:0V1LSB產(chǎn)生的輸出電壓增量是（）

答案:7.8mV這是一個(gè)（）的DA轉(zhuǎn)換器

答案:雙極性由或非門構(gòu)成的SR鎖存器，在S

=

1，R

=

1期間，鎖存器的輸出狀態(tài)無法確定。（

）

答案:錯(cuò)互補(bǔ)輸出結(jié)構(gòu)或者推拉式輸出結(jié)構(gòu)的邏輯門的輸出端并聯(lián)后，可以實(shí)現(xiàn)“線與”。（

）

答案:錯(cuò)按觸發(fā)方式來分，觸發(fā)器有電平觸發(fā)、脈沖觸發(fā)和邊沿觸發(fā)。

（

）

答案:對多個(gè)二極管門電路串聯(lián)使用時(shí)，輸出高、低電平數(shù)值不會發(fā)生變化。（

）

答案:錯(cuò)對脈沖觸發(fā)的觸發(fā)器，如果在CLK=1（有效電平）期間，輸入信號的狀態(tài)發(fā)生多次變化，則觸發(fā)器的輸出狀態(tài)也將發(fā)生多次翻轉(zhuǎn)。（

）

答案:錯(cuò)

答案:0111

答案:0011當(dāng)計(jì)數(shù)器74161的輸出端Q3=1時(shí)，移位寄存器74194工作在多少狀態(tài)。（

）

答案:右移在時(shí)鐘脈沖CLK的作用下，數(shù)據(jù)選擇器的輸出W為。（

）

答案:“01010101”該電路中，芯片74161接成了多少計(jì)數(shù)器。（

）

答案:十六進(jìn)制CMOS傳輸門屬于雙向器件，它的輸入端和輸出端可以互易使用。（

）

答案:對

答案:對以下哪種元件是組合邏輯電路可能的組成部分?(

)

答案:異或門###與門

答案:0###(AB’)(AB’)’(A’CD+(AD+B’C’)’)

答案:邏輯1###高電平

答案:SR觸發(fā)器###放電三極管用2片1024

×8位的ROM組成多少位的存儲器。（

）

答案:1024

x16###2048

x8由與非門構(gòu)成的SR鎖存器，當(dāng)S′

=

1，R′

=

0時(shí)，鎖存器的輸出狀態(tài)為“0”。（

）

答案:對

答案:低電平###邏輯0下列說法錯(cuò)誤的是(

)

答案:多諧振蕩器有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)###多諧振蕩器有一個(gè)暫穩(wěn)態(tài)###多諧振蕩器有兩個(gè)暫穩(wěn)態(tài)用4片8K×8位的ROM組成BIT的存儲器。（

）

答案:8K×32###16K×16###32K×8下列觸發(fā)器中，沒有約束條件的是。

（

）

答案:T觸發(fā)器###JK觸發(fā)器###D觸發(fā)器二進(jìn)制(0.0111)2小數(shù)轉(zhuǎn)換為等值十進(jìn)制數(shù)的正確表示有哪些？(

)

答案:(0.4375)10###(0.4375)D

答案:M

=

1

時(shí)是十二進(jìn)制計(jì)數(shù)器###M

=

0

時(shí)是九進(jìn)制計(jì)數(shù)器DAC轉(zhuǎn)換誤差的產(chǎn)生因素主要有。（

）

答案:運(yùn)放的零漂###基準(zhǔn)電壓不穩(wěn)定A/D轉(zhuǎn)換器的直接轉(zhuǎn)換法有兩類。（

）

答案:并聯(lián)比較型###反饋比較型

答案:A’D

+B+AC欲設(shè)計(jì)一個(gè)8位數(shù)值比較器，需要（）位數(shù)據(jù)輸入及（

）位輸出信號。

答案:16，3二進(jìn)制(101.011)2數(shù)轉(zhuǎn)換為等值十進(jìn)制數(shù)的正確表示有哪些？(

)

答案:(5.375)D###(5.375)10二進(jìn)制數(shù)(+1011)2的原碼、反碼和補(bǔ)碼的正確表示？(

)

答案:(01011)2

(01011)2

(01011)2

答案:10

kHz

答案:∑m(1,2,4，8)

答案:B+A’C+AC’下降沿觸發(fā)的邊沿JK觸發(fā)器，在CLK下降沿到來之前J

=

1，K

=

0，而下降沿到來之后變?yōu)镴

=

0，K

=

1，則觸發(fā)器的狀態(tài)應(yīng)為。

（

）

答案:1要比較二進(jìn)制數(shù)A和B的大小，比較器需要（

）

答案:從高位到低位逐位比較帶符號位二進(jìn)制數(shù)(011011)2

(最高位為符號位)的反碼和補(bǔ)碼的正確表示？(

)

答案:(011011)2(011011)2若存儲器的容量為512K×8位，則地址代碼應(yīng)取位。（

）

答案:19由與非門構(gòu)成的SR鎖存器，當(dāng)（）時(shí)，鎖存器的輸出保持原狀態(tài)不變。

（

）

答案:S′=

1，R′=

1設(shè)計(jì)加法器的超前進(jìn)位是為了（

）。

答案:每一級運(yùn)算不需等待進(jìn)位

答案:C

答案:∑m(0，15)

答案:ABCDE’邏輯函數(shù)Y=

A’D+B’CD+ABC的真值表是。（

）

答案:

答案:十六進(jìn)制數(shù)(8C)16轉(zhuǎn)換為等值的二進(jìn)制數(shù)的正確表示？(

)

答案:(10001100)B十進(jìn)制數(shù)-89用8位二進(jìn)制補(bǔ)碼正確表示？(

)

答案:(10100111)2

答案:A’D’+CD’+B’

答案:C'D+B'D'+ACD'邏輯函數(shù)Y=AB’+BC的真值表是。（

）

答案:中規(guī)模集成組合邏輯電路，其不使用的輸出端的接法是

(

)

。

答案:懸空將555定時(shí)器接成（

），然后將其反相輸出通過無源器件接回它的輸入端可構(gòu)成多諧振蕩電路。

答案:施密特觸發(fā)電路

答案:A’B’D’+A’C’D’+AD采用地址分時(shí)輸入的DRAM有16位地址輸入、一位數(shù)據(jù)輸入/輸出端，它含有多少個(gè)存儲單元。（

）

答案:64K

答案:A’+B'D'也可以用下圖（）來表示。

答案:它實(shí)現(xiàn)了三輸入變量的（

）邏輯功能

答案:同或化簡為最簡與或式是（）

答案:A’B’C’+ABC其真值表為（）

答案:圖中Y(A,B,C)的邏輯函數(shù)式的正確表示為（）

答案:((A’+C)’+(A+B’)’+(B+C’)’)’對于JK觸發(fā)器，當(dāng)J

=

K

=

1時(shí)，則可完成T觸發(fā)器的功能。

（

）

答案:錯(cuò)同步時(shí)序邏輯電路與異步時(shí)序邏輯電路的區(qū)別在于異步時(shí)序邏輯電路不需要時(shí)鐘信號。

（

）

答案:錯(cuò)對4位二進(jìn)制加法計(jì)數(shù)器74161，若初始狀態(tài)為“0000”，當(dāng)輸入12個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為0010。

（

）

答案:錯(cuò)

答案:

答案:

答案:固定輸入,

輸出高電平時(shí)的持續(xù)時(shí)延還取決于（

）

答案:該電路屬于（

）

答案:多諧振蕩電路SR觸發(fā)器的約束條件是SR

=

1。

（

）

答案:錯(cuò)CMOS傳輸門僅僅用于傳輸連續(xù)變化的模擬信號。（

）

答案:錯(cuò)二極管與門電路輸入和輸出的高電平數(shù)值相等。（

）

答案:錯(cuò)JK觸發(fā)器對輸入信號也有約束。（

）

答案:錯(cuò)

答案:錯(cuò)分析組合邏輯電路時(shí)，需要進(jìn)行的工作有：（

）。

答案:判斷邏輯功能###寫出輸出函數(shù)表達(dá)式###列真值表

答案:

答案:觸發(fā)器只有1個(gè)穩(wěn)定狀態(tài)，所以它可存儲1位二進(jìn)制代碼。

（

）

答案:錯(cuò)

答案:MN+PQ+NP###M’N’PQ+M’NPQ’+M’NPQ+MN’PQ+MNPQ’+MNP’Q’+MNP’Q+MNPQ主流可編程邏輯器件FPGA和CPLD中都有兩部分。（

）

答案:D觸發(fā)器###組合邏輯功能模塊

答案:三態(tài)輸出緩沖器的用途是：(

)

答案:可以接成總線結(jié)構(gòu)

答案:CMOS門電路的輸入端懸空相當(dāng)于接高電平。（

）

答案:錯(cuò)EDA工具QuartusⅡ的設(shè)計(jì)的輸入包含等方式。（

）

答案:文本###圖形以下關(guān)于單穩(wěn)態(tài)觸發(fā)器描述正確的是

(

)

答案:在外界信號作用下，能從穩(wěn)態(tài)進(jìn)入暫穩(wěn)態(tài)，一段時(shí)間后返回暫穩(wěn)態(tài)###有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個(gè)狀態(tài)CMOS傳輸門的用途是：(

)

答案:可以用來傳輸連續(xù)變化的模擬信號###和CMOS反相器一起構(gòu)成計(jì)數(shù)器等

答案:ABC+B’###A’B’C’+A’B’C+AB’C’+AB’C+ABC###A’B’+AB’+ABC

答案:A’(B⊕C)+AB’C’###A’C’+AB’C’###A’B’C+A’BC’+AB’C’

答案:A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’###A’B’D+A’B’C+B’CD+A’CD+AB’C’D’

+ABC’D+ABCD’

答案:高電平###邏輯1

答案:A+CD###AC’+AB+AC+CD###A(C’+BC)+C(AD’+D)

答案:D0=

0，D1=

D2=D3=1###D0=D2=1，D1=D3=0###D0=D1=0，D2=D3=1以下電路不屬于組合邏輯電路的是(

)。

答案:只讀存儲器###寄存器在以下選項(xiàng)中是數(shù)字電路的是(

)。

答案:譯碼器###加法器###比較器

答案:C’D+A’CD’帶符號位二進(jìn)制數(shù)(001010)2

(最高位為符號位)的反碼和補(bǔ)碼的正確表示？(

)

答案:(001010)2(001010)2

答案:BC’

答案:A'B+C

答案:∑m(0，15)

答案:低電平

答案:低電平用4片4K×8位的RAM組成多少位的存儲器。（

）

答案:16K×8###4K×32###8K×16

答案:十進(jìn)制數(shù)-47用8位二進(jìn)制補(bǔ)碼正確表示？(

)

答案:(11010001)2以下屬于矩形脈沖產(chǎn)生電路的是（

）

答案:諧振蕩電路

答案:低電平

答案:(A’+B’+C+D’)(A’+B’+C+D)(A’+B+C+D’)(A’+B+C+D)(A+B’+C+D)(A+B+C+D)施密特觸發(fā)電路的回差電壓定義為（

）

答案:十進(jìn)制數(shù)(107.39)10轉(zhuǎn)換為等值十六進(jìn)制數(shù)。要求二進(jìn)制數(shù)保留小數(shù)點(diǎn)以后4位有效數(shù)字。(

)

答案:(6B.6)H

答案:

答案:AC+CD+B’D’帶符號位二進(jìn)制數(shù)(111011)2

(最高位為符號位)的反碼和補(bǔ)碼的正確表示？(

)

答案:(100100)2

(100101)2十六進(jìn)制數(shù)(8F.FF)16轉(zhuǎn)換為等值的二進(jìn)制數(shù)的正確表示？(

)

答案:(10001111.11111111)2主流可編程邏輯器件PLD中，需外掛ROM，可用于設(shè)計(jì)邏輯復(fù)雜的系統(tǒng)的是。（

）

答案:FPGA

答案:A+D’

答案:高電平不屬于組合邏輯電路的器件是（

）。

答案:計(jì)數(shù)器將555

定時(shí)器接成多諧振蕩電路，應(yīng)通過管腳（

）將反相輸出接回輸入端。

答案:7

答案:A'B+B’C’+BC

答案:低電平(+00110)2二進(jìn)制數(shù)的原碼、反碼、補(bǔ)碼的正確表示？(

)

答案:(000110)2(000110)2(000110)2

答案:4，2，1，0.5

答案:對設(shè)計(jì)一個(gè)AD采集系統(tǒng)，需要重點(diǎn)關(guān)注：采樣頻率、轉(zhuǎn)換精度、時(shí)序規(guī)格、引腳功能描述和典型應(yīng)用電原理圖。其次要了解：技術(shù)規(guī)格、典型性能參數(shù)、易驅(qū)動特性、基準(zhǔn)電壓輸入、電源和數(shù)字接口等。（

）

答案:對A/D轉(zhuǎn)換的一般步驟包括取樣、保持、量化及編碼4個(gè)過程。（

）

答案:對DAC的分辨率用于表征D/A轉(zhuǎn)換器對輸入模擬量變化的敏感程度。（

）

答案:錯(cuò)DAC典型應(yīng)用不單單是數(shù)模轉(zhuǎn)換器，還可以有可編程電源、數(shù)字控制增益電路、波形發(fā)生器和衰減器等。（

）

答案:對香農(nóng)采樣定理：當(dāng)采樣頻率Fs不小于輸入模擬信號頻譜中最高頻率Fmax的兩倍時(shí)，采樣信號可以不失真地恢復(fù)原模擬信號。（

）

答案:錯(cuò)DAC轉(zhuǎn)換器的轉(zhuǎn)換誤差是實(shí)際輸出模擬電壓與理想輸出模擬電壓間的最大誤差。（

）

答案:對ADC的分辨率用以說明A/D轉(zhuǎn)換器對輸出號的分辨能力。（

）

答案:錯(cuò)一般產(chǎn)品說明書中給出的ADC建立時(shí)間tset是從全0變?yōu)槿?時(shí)的建立時(shí)間。（

）

答案:對DAC的轉(zhuǎn)換精度用轉(zhuǎn)換速度和轉(zhuǎn)換誤差來描述。（

）

答案:錯(cuò)555計(jì)時(shí)器可以連接成壓控多諧振蕩器

（

）

答案:對多諧振蕩電路屬于脈沖波形產(chǎn)生電路

（

）

答案:對施密特觸發(fā)電路的回差電壓越大，電路的抗干擾能力越強(qiáng)

（

）

答案:錯(cuò)多諧振蕩器有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)

(

)

答案:錯(cuò)

答案:對單穩(wěn)態(tài)觸發(fā)電路在無觸發(fā)信號時(shí)處于暫穩(wěn)態(tài)

（

）

答案:錯(cuò)將555定時(shí)器接成多諧振蕩電路，應(yīng)通過管腳2將反相輸出接回輸入端（

）

答案:錯(cuò)由555定時(shí)器接成單穩(wěn)態(tài)電路，其脈沖寬度主要取決于555定時(shí)器的類型（

）

答案:錯(cuò)觸發(fā)信號決定了單穩(wěn)態(tài)電路的暫穩(wěn)態(tài)的停留時(shí)長（

）

答案:錯(cuò)555定時(shí)器有清零端

(

)

答案:對FPGA是基于SRAM和查找表LUT的結(jié)構(gòu)原理。（

）

答案:對若存儲器的容量為1024×8位，則地址代碼應(yīng)取8位。（

）

答案:錯(cuò)基于QuartusⅡ的開發(fā)流程主要包含：設(shè)計(jì)輸入，綜合、適配、約束、時(shí)序分析、仿真和下載等。（

）

答案:對一個(gè)SRAM有10位地址線、8位數(shù)據(jù)線，這它的存儲容量1MB。（

）

答案:錯(cuò)CPLD是基于E2PRAM和乘積項(xiàng)的結(jié)構(gòu)原理。（

）

答案:對既然閃存能夠擦除后重寫，不能把它歸類到只讀存儲器當(dāng)中。（

）

答案:錯(cuò)Multisim具有較為詳細(xì)的電路分析功能，用于設(shè)計(jì)、測試和仿真各種電子電路。（

）

答案:對QuartusⅡ和Vivado不是為FPGA／CPLD芯片設(shè)計(jì)的集成化專用開發(fā)工具。（

）

答案:錯(cuò)從SRAM中讀出數(shù)據(jù)以后，原來存儲的數(shù)據(jù)保持不變。（

）

答案:對執(zhí)行讀出操作以后，DRAM存儲單元中的數(shù)據(jù)會被破壞。（

）

答案:錯(cuò)對扭環(huán)形計(jì)數(shù)器，假設(shè)初始狀態(tài)為0000，當(dāng)輸入5個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為（

）。

答案:0111對十進(jìn)制加法計(jì)數(shù)器74160，假設(shè)初始狀態(tài)為0000，當(dāng)輸入15個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為（

）。

答案:0101對四位二進(jìn)制加法計(jì)數(shù)器74161，假設(shè)初始狀態(tài)為0000，當(dāng)輸入10個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為（

）。

答案:0000要構(gòu)成1位十進(jìn)制計(jì)數(shù)器，至少需要（

）觸發(fā)器。

答案:4個(gè)下列電路中，（

）不是時(shí)序邏輯電路。

答案:譯碼器T觸發(fā)器的特性方程是（

）。

答案:存儲8位二進(jìn)制信息需要8個(gè)觸發(fā)器（

）。

答案:對若某時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)換圖中沒有無效狀態(tài)，則不存在自啟動問題（

）。

答案:對由或非門構(gòu)成的SR鎖存器，當(dāng)（

）時(shí)，鎖存器的輸出保持原狀態(tài)不變。

答案:S=0，R=0電平觸發(fā)的觸發(fā)器存在“空翻”現(xiàn)象（

）。

答案:對由或非門構(gòu)成的SR鎖存器，在S=1，R=0時(shí)，鎖存器的輸出狀態(tài)為“0”（

）。

答案:錯(cuò)判斷題觸發(fā)器的狀態(tài)通常指輸出端Q的狀態(tài)（

）。

答案:對四種觸發(fā)器中，有約束條件的是（

）。

答案:SR觸發(fā)器時(shí)序邏輯電路的輸出僅取決于當(dāng)時(shí)的輸入信號，與電路原來的狀態(tài)無關(guān)（

）。

答案:錯(cuò)觸發(fā)器圖形符號中，C1前面的“>”表示（

）。

答案:邊沿觸發(fā)編碼和譯碼是互逆的過程。（

）

答案:對二進(jìn)制譯碼器的每一個(gè)輸出信號就是輸入變量的一個(gè)最小項(xiàng)。（

）

答案:對組合邏輯電路的特點(diǎn)是：任何時(shí)刻電路的穩(wěn)定輸出，僅僅取決于該時(shí)刻各個(gè)輸入變量的取值，與電路原來的狀態(tài)無關(guān)。（

）

答案:對優(yōu)先編碼器的輸入信號是相互排斥的，不容許多個(gè)編碼信號同時(shí)有效。（

）

答案:錯(cuò)串行進(jìn)位加法器的優(yōu)點(diǎn)是電路簡單、連接方便，而且運(yùn)算速度快。（

）

答案:錯(cuò)在二—十進(jìn)制譯碼器中，未使用的輸入編碼應(yīng)做約束項(xiàng)處理。（

）

答案:對半加器與全加器的區(qū)別在于半加器無進(jìn)位輸出，而全加器有進(jìn)位輸出。（

）

答案:錯(cuò)共陰發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動。（

）

答案:對3位二進(jìn)制編碼器是3位輸入、8位輸出。（

）

答案:錯(cuò)普通編碼器在任何時(shí)刻只能對一個(gè)輸入信號進(jìn)行編碼。（

）

答案:對CMOS傳輸門的輸出端和輸入端是不能互換的。（

）

答案:錯(cuò)TTL反相器的輸入端懸空時(shí)相當(dāng)于接入低電平。（

）

答案:錯(cuò)OC和OD門在使用時(shí)其輸出端必須外接上拉電阻和電源。（

）

答案:對CMOS反相器輸出的高、低電平值與負(fù)載電流無關(guān)。（

）

答案:錯(cuò)

答案:低電平OC和OD門不可以實(shí)現(xiàn)的功能是：（

）

答案:總線結(jié)構(gòu)###數(shù)據(jù)雙向傳輸###雙向模擬開關(guān)多個(gè)二極管門電路可以串聯(lián)使用。（

）

答案:錯(cuò)

答案:高電平三態(tài)輸出緩沖器的用途不包括有以下幾種：（

）

答案:雙向模擬開關(guān)###電平變換任何輸出結(jié)構(gòu)的邏輯門輸出端并聯(lián)時(shí)都能實(shí)現(xiàn)“線與”邏輯。（

）

答案:錯(cuò)邏輯運(yùn)算是邏輯變量與及常量之間邏輯的算術(shù)運(yùn)算，是數(shù)量之間的運(yùn)算。（

）

答案:錯(cuò)邏輯代數(shù)是一個(gè)封閉的代數(shù)系統(tǒng)，它由一個(gè)邏輯變量集，常量0和1以及“與”、“或”、“非”三種基本運(yùn)算所構(gòu)成。（