第六章-原理圖輸入方法

第6章原理圖輸入設計方法6.11位全加器設計向導6.1.1基本設計步驟步驟1：為本項工程設計建立文件夾注意：文件夾名不能用中文，且不可帶空格。為設計全加器新建一個文件夾作工作庫文件夾名取為My_prjct注意，不可用中文！步驟2：輸入設計項目和存盤圖6-1進入MAX+plusII，建立一個新的設計文件使用原理圖輸入方法設計，必須選擇打開原理圖編輯器新建一個設計文件圖6-2元件輸入對話框首先在這里用鼠標右鍵產生此窗，并選擇“EnterSymbol”輸入一個元件然后用鼠標雙擊這基本硬件庫這是基本硬件庫中的各種邏輯元件也可在這里輸入元件名，如2輸入與門AND2，輸出引腳：OUTPUT圖6-3將所需元件全部調入原理圖編輯窗連接好的原理圖輸出引腳：OUTPUT輸入引腳：INPUT將他們連接成半加器圖6-4連接好原理圖并存盤首先點擊這里文件名取為：h_adder.gdf注意，要存在自己建立的文件夾中步驟3：將設計項目設置成工程文件(PROJECT)圖6-5將當前設計文件設置成工程文件首先點擊這里然后選擇此項，將當前的原理圖設計文件設置成工程最后注意此路徑指向的改變注意，此路徑指向當前的工程！步驟4：選擇目標器件并編譯圖6-6選擇最后實現(xiàn)本項設計的目標器件首先選擇這里器件系列選擇窗，選擇ACEX1K系列根據(jù)實驗板上的目標器件型號選擇，如選EP1K30注意，首先消去這里的勾，以便使所有速度級別的器件都能顯示出來圖6-7對工程文件進行編譯、綜合和適配等操作選擇編譯器編譯窗消去Quartus適配操作選擇此項消去這里的勾完成編譯！步驟5：時序仿真(1)建立波形文件。首先選擇此項，為仿真測試新建一個文件選擇波形編輯器文件(2)輸入信號節(jié)點。圖6-8從SNF文件中輸入設計文件的信號節(jié)點從SNF文件中輸入設計文件的信號節(jié)點點擊“LIST”SNF文件中的信號節(jié)點圖6-9列出并選擇需要觀察的信號節(jié)點用此鍵選擇左窗中需要的信號進入右窗最后點擊“OK”圖4-9列出并選擇需要觀察的信號節(jié)點(3)設置波形參量。圖6-10在Options菜單中消去網格對齊SnaptoGrid的選擇(消去對勾)

消去這里的勾，以便方便設置輸入電平(4)設定仿真時間。圖6-11設定仿真時間選擇ENDTIME調整仿真時間區(qū)域。選擇60微秒比較合適(5)加上輸入信號。圖6-12為輸入信號設定必要的測試電平或數(shù)據(jù)(6)波形文件存盤。圖6-13保存仿真波形文件用此鍵改變仿真區(qū)域坐標到合適位置。點擊‘1’，使拖黑的電平為高電平(7)運行仿真器。圖6-14運行仿真器選擇仿真器運行仿真器(8)觀察分析半加器仿真波形。圖6-15半加器h_adder.gdf的仿真波形(9)為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器.圖6-16打開延時時序分析窗選擇時序分析器輸入輸出時間延遲(10)包裝元件入庫。

選擇菜單“File”→“Open”，在“Open”對話框中選擇原理圖編輯文件選項“GraphicEditorFiles”，然后選擇h_adder.gdf，重新打開半加器設計文件，然后選擇如圖4-5中“File”菜單的“CreateDefaultSymbol”項，將當前文件變成了一個包裝好的單一元件(Symbol)，并被放置在工程路徑指定的目錄中以備后用。步驟6：引腳鎖定選擇引腳鎖定選項引腳窗此處輸入信號名此處輸入引腳名按鍵“ADD”即可注意引腳屬性錯誤引腳名將無正確屬性！再編譯一次，將引腳信息進去選擇編程器，準備將設計好的半加器文件下載到目器件中去編程窗步驟7：編程下載(1)下載方式設定。圖4-18設置編程下載方式

在編程窗打開的情況下選擇下載方式設置選擇此項下載方式步驟7：編程下載(1)下載方式設定。圖4-18設置編程下載方式(2)下載。圖6-19向EF1K30下載配置文件下載（配置）成功！步驟8：設計頂層文件(1)仿照前面的“步驟2”，打開一個新的原理圖編輯窗口圖6-20在頂層編輯窗中調出已設計好的半加器元件(2)完成全加器原理圖設計，并以文件名f_adder.gdf存在同一目錄中。(3)將當前文件設置成Project，并選擇目標器件為EPF10K10LC84-4。(4)編譯此頂層文件f_adder.gdf，然后建立波形仿真文件。圖6-21在頂層編輯窗中設計好全加器(5)對應f_adder.gdf的波形仿真文件，參考圖中輸入信號cin、bin和ain輸入信號電平的設置，啟動仿真器Simulator，觀察輸出波形的情況。(6)鎖定引腳、編譯并編程下載，硬件實測此全加器的邏輯功能。圖6-221位全加器的時序仿真波形6.1.2設計流程歸納圖6-23MAX+plusII一般設計流程6.1.3補充說明1.編譯窗口的各功能項目塊含義CompilerNetlistExtractorDatabaseBuilderLogicSynthesizerPartitionerTimingSNFExtractorFitterAssembler2.查看適配報告6.22位十進制數(shù)字頻率計設計6.2.1設計有時鐘使能的兩位十進制計數(shù)器(1)設計電路原理圖。圖6-24用74390設計一個有時鐘使能的兩位十進制計數(shù)器(2)計數(shù)器電路實現(xiàn)圖6-25調出元件74390

圖6-26從Help中了解74390的詳細功能(3)波形仿真圖6-27兩位十進制計數(shù)器工作波形6.2.2頻率計主結構電路設計圖6-28兩位十進制頻率計頂層設計原理圖文件圖6-29兩位十進制頻率計測頻仿真波形6.2.3測頻時序控制電路設計圖6-30測頻時序控制電路圖6-31測頻時序控制電路工作波形6.2.4頻率計頂層電路設計圖6-32頻率計頂層電路原理圖(文件：ft_top.gdf)圖6-33頻率計工作時序波形6.2.5設計項目的其他信息和資源配置(1)了解設計項目的結構層次圖6-34頻率計ft_top項目的設計層次(2)了解器件資源分配情況圖4-35適配報告中的部分內容圖4--36芯片資源編輯窗(3)了解設計項目速度/延時特性圖6-37寄存器時鐘特性窗圖6-38信號延時矩陣表(4)資源編輯(5)引腳鎖定圖6-39DeviceView窗LCs手工分配：圖6-40適配器設置圖6-41手工分配LCs6.3參數(shù)可設置LPM宏功能塊LPM宏功能模塊：參數(shù)可設置1.參數(shù)？

地址，數(shù)據(jù)總線位數(shù)可設定；

各種控制信號是否需要，何種電平有效時鐘信號特性設置

……….等2.特點：可依實際需要設置參數(shù)用戶可調用

模塊本身設計精良，性能可靠，而且免費6.3參數(shù)可設置LPM兆功能塊6.3.1基于LPM_COUNTER的數(shù)控分頻器設計數(shù)控分頻器：計數(shù)器分頻器實質：是一個帶預置數(shù)的計數(shù)器，通過改變預置數(shù)，來改變了分頻比6.3參數(shù)可設置LPM兆功能塊6.3.1基于LPM_COUNTER的數(shù)控分頻器設計圖6-42數(shù)控分頻器電路原理圖當d[3..0]=12(即16進制數(shù)：C)時的工作波形。圖6-43數(shù)控分頻器工作波形6.3.2基于LPM_ROM的4位乘法器設計1.乘法器的實現(xiàn)：

軟件乘法指令；c語言，匯編語言優(yōu)點：簡單缺點：速度慢

硬件乘法器：大多通過設計FPGA/CPLD來實現(xiàn)優(yōu)點：速度快缺點：實現(xiàn)復雜6.3.2基于LPM_ROM的4位乘法器設計設計思想：改變傳統(tǒng)“乘法”的概念ROM的地址與地址單元內的數(shù)據(jù)可以構造成乘法器6.3.2基于LPM_ROM的4位乘法器設計乘法器的實現(xiàn)——ROM查表法原理：

ROM地址線作為兩乘數(shù)（乘法的輸入信號），數(shù)據(jù)線作為乘積輸出；對應地址下（地址單元）存儲乘積數(shù)值。6.3.2基于LPM_ROM的4位乘法器設計圖6-44用LPM_ROM設計的4位乘法器原理圖6.3.2基于LPM_ROM的4位乘法器設計(1)用文本編輯器編輯mif文件圖6-46LPM_ROM構成的乘法器仿真波