第1章 EDA技術(shù)概述

EDA技術(shù)與應(yīng)用計(jì)算機(jī)與信息學(xué)院劉海韻haiyun_liu@勤學(xué)樓4121課程簡(jiǎn)介課程性質(zhì)：通信工程專業(yè)選修課課時(shí)：32學(xué)時(shí)教材：EDA技術(shù)實(shí)用教程---VerilogHDL版（第

五版）

科學(xué)出版社考核方式：

以考試成績(jī)（閉卷）為主，作業(yè)占最終考核成績(jī)一定比例

EDA技術(shù)與應(yīng)用教學(xué)目的了解一類器件；掌握一門設(shè)計(jì)語言；熟悉一種設(shè)計(jì)工具；

EDA技術(shù)與應(yīng)用

EDA技術(shù)與應(yīng)用第1章EDA技術(shù)概述

EDA技術(shù)與應(yīng)用§1.1

EDA技術(shù)及其發(fā)展什么是EDA?廣義是指以計(jì)算機(jī)和微電子技術(shù)為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、數(shù)據(jù)庫管理、圖論和拓?fù)溥壿?、編譯原理、微電子工藝和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的先進(jìn)技術(shù)。EDA(ElectronicDesignAutomation，電子設(shè)計(jì)自動(dòng)化)

就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。

EDA技術(shù)與應(yīng)用§1.1

EDA技術(shù)及其發(fā)展什么是EDA?EDA技術(shù)在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL（HardwareDescriptionLanguage）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測(cè)試等功能，直至實(shí)現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。

EDA技術(shù)與應(yīng)用§1.1

EDA技術(shù)及其發(fā)展什么是EDA?在硬件方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計(jì)技術(shù)、ASIC測(cè)試和封裝技術(shù)、FPGA和CPLD編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）、計(jì)算機(jī)輔助工程（CAE）技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；在現(xiàn)代電子學(xué)方面融合了電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、嵌入式系統(tǒng)和計(jì)算機(jī)設(shè)計(jì)技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及微波技術(shù)等。

EDA技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段EDA技術(shù)雛形20世紀(jì)70年代，在集成電路制作方面，雙極工藝、MOS工藝已得到廣泛的應(yīng)用?？删幊踢壿嫾夹g(shù)及其器件已經(jīng)問世，計(jì)算機(jī)作為一種運(yùn)算工具已在科研領(lǐng)域得到廣泛應(yīng)用。而在后期，CAD概念已見雛形。這一階段，人們開始利用計(jì)算機(jī)取代手工勞動(dòng)，輔助進(jìn)行集成電路板圖編輯、PCB布局布線等工作。

EDA技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段EDA技術(shù)基礎(chǔ)形成20世紀(jì)80年代，集成電路設(shè)計(jì)進(jìn)入了CMOS（互補(bǔ)場(chǎng)效應(yīng)管）時(shí)代，復(fù)雜可編程邏輯器件已進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用。而在80年代末，出現(xiàn)了FPGA（現(xiàn)場(chǎng)可編程門陣列），使得CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們?cè)赑CB設(shè)計(jì)方面的原理圖輸入、自動(dòng)布局布線及PCB分析，以及邏輯設(shè)計(jì)、邏輯仿真、邏輯函數(shù)化簡(jiǎn)等方面擔(dān)任了重要的角色，特別是各種硬件描述語言的出現(xiàn)及其在應(yīng)用和標(biāo)準(zhǔn)化方面的重大進(jìn)步，為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了堅(jiān)實(shí)的基礎(chǔ)。

EDA技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段EDA技術(shù)成熟和實(shí)用

20世紀(jì)90年代，硬件描述語言的標(biāo)準(zhǔn)化得到進(jìn)一步確立，CAE和CAD在電子技術(shù)領(lǐng)域應(yīng)用更加廣泛。電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場(chǎng)需求和技術(shù)需求，極大地推動(dòng)了EDA技術(shù)的應(yīng)用和發(fā)展。集成電路設(shè)計(jì)工藝步入了超深亞微米階段，近千萬門的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計(jì)算機(jī)技術(shù)的面向用戶的低成本大規(guī)模ASIC設(shè)計(jì)技術(shù)，促進(jìn)了EDA技術(shù)的形成和發(fā)展。各EDA公司推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的EDA工具軟件，將EDA技術(shù)推向了成熟。

EDA技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段21世紀(jì)后使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)(IP)的方式得以明確表達(dá)和確認(rèn)成為可能。在仿真驗(yàn)證和設(shè)計(jì)兩方面都支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出。電子技術(shù)全方位進(jìn)入EDA時(shí)代。電子領(lǐng)域各學(xué)科的界限更加模糊，更互為包容。更大規(guī)模的FPGA和CPLD器件的不斷推出?；贓DA工具的用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊。軟硬IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用。SoC高效低成本設(shè)計(jì)技術(shù)的成熟。復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單。

EDA技術(shù)與應(yīng)用EDA技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD）描述方式：硬件描述語言（HDL）設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)

EDA技術(shù)與應(yīng)用§1.2

EDA技術(shù)實(shí)現(xiàn)目標(biāo)EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)：完成專用集成電路（ASIC）或印制電路板（PCB）的設(shè)計(jì)和實(shí)現(xiàn)。

EDA技術(shù)與應(yīng)用1、可編程邏輯器件主流器件：FPGA（現(xiàn)場(chǎng)可編程門陣列）和 CPLD（復(fù)雜可編程邏輯器件）特點(diǎn)：

直接面向用戶，靈活可編程，通用，

方便，快捷，成本低，維護(hù)簡(jiǎn)單，

可靠性好。也被稱為可編程專用IC，可編程ASIC。

EDA技術(shù)與應(yīng)用2、半定制或全定制ASIC不具備面向用戶的靈活可編程性。分為門陣列ASIC、標(biāo)準(zhǔn)單元ASIC和全定制ASIC門陣列ASIC：

包括預(yù)定制的相連的PMOS和 NMOS晶體管。標(biāo)準(zhǔn)單元ASIC：

使用庫中的標(biāo)準(zhǔn)單元設(shè)計(jì)的基于

單元的集成電路。全定制芯片：

針對(duì)特定工藝建立的設(shè)計(jì)規(guī)則下，

設(shè)計(jì)者對(duì)電路設(shè)計(jì)有完全的控制權(quán)。也被稱為掩膜ASIC，或直接稱ASIC。

EDA技術(shù)與應(yīng)用3、混合ASIC既具有面向用戶的FPGA可編程功能和邏輯資源。也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊。

EDA技術(shù)與應(yīng)用§1.3硬件描述語言VerilogHDLHDLVHDLVerilogHDLSystemVerilogSystemC在EDA設(shè)計(jì)中使用最多，也得到幾乎所有的主流EDA工具的支持還處于完善過程中，主要加強(qiáng)了系統(tǒng)驗(yàn)證方面的功能。

EDA技術(shù)與應(yīng)用VerilogHDL部分語法參照C語言的語法。具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述。支持各種模式的設(shè)計(jì)方法：自頂向下、自底向上或混合方法。設(shè)計(jì)邏輯功能時(shí)，設(shè)計(jì)者可專心于功能的實(shí)現(xiàn)，不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力?？蓮碾娐肺锢砑?jí)、晶體管級(jí)、寄存器傳輸級(jí)、行為級(jí)等多個(gè)層次進(jìn)行仿真驗(yàn)證。

EDA技術(shù)與應(yīng)用§1.4其他常用HDLVHDL全稱VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage與Verilog相比的優(yōu)勢(shì)：語法比Verilog嚴(yán)謹(jǐn)。有很好的行為級(jí)描述能力和一定的系統(tǒng)級(jí)描述能力。與Verilog相比的不足：代碼較冗長(zhǎng)。VHDL對(duì)數(shù)據(jù)類型匹配要求過嚴(yán)，不易入門。對(duì)版圖級(jí)、管子級(jí)這些較為底層的描述級(jí)別，幾乎不支持。無法直接用于集成電路底層建模。

EDA技術(shù)與應(yīng)用§1.4其他常用HDLSystemVerilog主要定位于集成電路的實(shí)現(xiàn)和驗(yàn)證流程并為系統(tǒng)級(jí)設(shè)計(jì)提供強(qiáng)大鏈接能力。SystemC主要用于ESL（電子系統(tǒng)級(jí)）建模與驗(yàn)證。是一種系統(tǒng)級(jí)建模語言。

EDA技術(shù)與應(yīng)用§1.5HDL綜合綜合：將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。自上而下的設(shè)計(jì)過程中每一步都可稱為一個(gè)綜合環(huán)節(jié)：（1）自然語言綜合：從自然語言轉(zhuǎn)換到VerilogHDL語言算法表述。（2）行為綜合：從算法表述轉(zhuǎn)換到寄存器傳輸級(jí)（RTL，RegisterTransportLevel）表述，即從行為域到結(jié)構(gòu)域的綜合。（3）邏輯綜合：從RTL級(jí)表述轉(zhuǎn)換到邏輯門的表述。（4）版圖綜合或結(jié)構(gòu)綜合：從邏輯門表述轉(zhuǎn)換到版圖級(jí)表述（ASIC設(shè)計(jì)），或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件。

EDA技術(shù)與應(yīng)用編譯器

將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，這種代碼僅限于這種CPU，機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU結(jié)構(gòu)。綜合器

轉(zhuǎn)化目標(biāo)是底層電路結(jié)構(gòu)網(wǎng)表文件，不依賴任何硬件環(huán)境，可獨(dú)立存在，能被移植到任何通用硬件環(huán)境，可改變硬件結(jié)構(gòu)?？捎貌煌碾娐方Y(jié)構(gòu)實(shí)現(xiàn)相同的功能。

EDA技術(shù)與應(yīng)用綜合器在接收Verilog程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫的信息，以及獲得優(yōu)化綜合的諸多約束條件。約束條件分為三種：設(shè)計(jì)規(guī)則、時(shí)間約束、面積約束。時(shí)間約束的優(yōu)先級(jí)高于面積約束。Verilog行為描述強(qiáng)調(diào)的是電路的行為和功能，而不是電路如何實(shí)現(xiàn)。選擇電路的實(shí)現(xiàn)方案是綜合器的任務(wù)。綜合器選擇一種能充分滿足各項(xiàng)約束條件且成本最低的實(shí)現(xiàn)方案。

EDA技術(shù)與應(yīng)用注意：Verilog方面的IEEE標(biāo)準(zhǔn)，主要指文檔的表述、行為建模及仿真，在實(shí)際電子線路的設(shè)計(jì)方面，Verilog并沒有得到全面的標(biāo)準(zhǔn)化支持。HDL綜合器并不能支持標(biāo)準(zhǔn)Verilog的全集（全部語句程序），只能支持子集（部分語句），并且不同的HDL綜合器所支持的Verilog子集也不完全相同。所以對(duì)于相同的Verilog源代碼，不同的HDL綜合器可能綜合出在結(jié)構(gòu)和功能上并不完全相同的電路系統(tǒng)。

EDA技術(shù)與應(yīng)用§1.6自頂向下的設(shè)計(jì)技術(shù)自底向上：應(yīng)用于傳統(tǒng)電子設(shè)計(jì)技術(shù)。首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，組成更大的功能塊，逐步向上遞推，直至完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。是一種低效、低可靠性、費(fèi)時(shí)費(fèi)力且成本高昂的設(shè)計(jì)方案。自頂向下：基于EDA技術(shù)，在設(shè)計(jì)各環(huán)節(jié)逐步求精的過程。從自然語言說明到HDL的系統(tǒng)行為描述，從系統(tǒng)的分解、RTL模型的建立、門級(jí)模型產(chǎn)生到最終的可以物理布線實(shí)現(xiàn)的底層電路，就是從高抽象級(jí)別到低抽象級(jí)別的整個(gè)設(shè)計(jì)周期，采用的都是自頂向下。是ASIC或FPGA開發(fā)的主要設(shè)計(jì)手段。

EDA技術(shù)與應(yīng)用（1）提出設(shè)計(jì)說明書：用自然語言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。（2）建立HDL行為模型：將設(shè)計(jì)說明書轉(zhuǎn)化為HDL行為模型，為下一步的行為仿真做準(zhǔn)備?？墒褂脻M足IEEE標(biāo)準(zhǔn)的Verilog/VHDL的所有語句而不必考慮可綜合性。

EDA技術(shù)與應(yīng)用（3）HDL行為仿真：利用Verilog/VHDL仿真器對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，進(jìn)行修改和完善。這一過程和最終實(shí)現(xiàn)的硬件沒有任何關(guān)系，主要是對(duì)系統(tǒng)純功能行為進(jìn)行考察。其中許多語句是用來了解系統(tǒng)各種條件下的功能特性，而不能用真實(shí)的硬件來實(shí)現(xiàn)。

EDA技術(shù)與應(yīng)用（4）HDL-RTL級(jí)建模

：將Verilog/VHDL的行為模型表達(dá)為Verilog/VHDL行為代碼（HDL-RTL級(jí)模型）。Verilog/VHDL行為代碼使用可綜合語句完成的，可最終實(shí)現(xiàn)目標(biāo)器件的描述。

EDA技術(shù)與應(yīng)用（5）前端功能仿真

：對(duì)HDL-RTL級(jí)模型進(jìn)行仿真，即功能仿真。功能仿真與硬件無關(guān)，仿真結(jié)果表達(dá)的是可綜合模型的邏輯功能。（6）邏輯綜合：使用邏輯綜合工具將Verilog/VHDL行為級(jí)描述轉(zhuǎn)化為結(jié)構(gòu)化的門級(jí)電路。門級(jí)電路可由ASIC庫中的基本單元組成。

EDA技術(shù)與應(yīng)用（7）測(cè)試向量生成：針對(duì)ASIC設(shè)計(jì)。對(duì)ASIC的測(cè)試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對(duì)ASIC的功能測(cè)試。（8）功能仿真：利用測(cè)試向量對(duì)ASIC的設(shè)計(jì)系統(tǒng)和子系統(tǒng)的功能進(jìn)行仿真。

EDA技術(shù)與應(yīng)用（9）結(jié)構(gòu)綜合：將綜合產(chǎn)生的邏輯連接關(guān)系網(wǎng)表文件，結(jié)合具體的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置。

EDA技術(shù)與應(yīng)用（10）門級(jí)時(shí)序仿真：使用門級(jí)仿真器或HDL仿真器進(jìn)行門級(jí)時(shí)序仿真。這一步將帶有從布局布線得到的精確時(shí)序信息映射到門級(jí)電路重新仿真，以檢查電路時(shí)序，并對(duì)電路功能進(jìn)行最后檢查（11）硬件測(cè)試：對(duì)最后完成的硬件系統(tǒng)進(jìn)行檢查和測(cè)試。

EDA技術(shù)與應(yīng)用§1.7EDA技術(shù)的優(yōu)勢(shì)用HDL對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述以及具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計(jì)的各個(gè)階段和各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程的正確性，大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。有各類庫的支持，如模擬庫，綜合庫，版圖庫、測(cè)試庫等。某些HDL也是文檔型語言，極大簡(jiǎn)化設(shè)計(jì)文檔的管理。日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。設(shè)計(jì)者擁有完全的自主權(quán)。既可用FPGA/CPLD實(shí)現(xiàn)，也可直接以ASIC實(shí)現(xiàn)。

EDA技術(shù)與應(yīng)用§1.7EDA技術(shù)的優(yōu)勢(shì)EDA技術(shù)的設(shè)計(jì)語言是標(biāo)準(zhǔn)化的，開放工具是規(guī)范化的，設(shè)計(jì)成果是通用型的，IP核具有規(guī)范的接口協(xié)議。良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。EDA不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，而且在各個(gè)設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。

EDA技術(shù)與應(yīng)用§1.8EDA設(shè)計(jì)流程

EDA技術(shù)與應(yīng)用§1.8.1設(shè)計(jì)輸入（原理圖/HDL文本編輯）1、圖形輸入狀態(tài)圖輸入：根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。波形圖輸入：將帶設(shè)計(jì)電路看成是一個(gè)黑盒子，只需告訴EDA工具黑盒子電路的輸入和輸出時(shí)序波形圖，EDA工具即能據(jù)此完成黑盒子電路的設(shè)計(jì)。原理圖輸入：在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖，原理圖由邏輯器件（符號(hào)）和連接線構(gòu)成，原理圖編輯器對(duì)輸入的圖形文件排錯(cuò)之后，將其編譯成適用于邏輯綜合的網(wǎng)表文件。

EDA技術(shù)與應(yīng)用§1.8.1設(shè)計(jì)輸入（原理圖/HDL文本編輯）2、HDL文本輸入將使用了某種硬件描述語言的設(shè)計(jì)文本進(jìn)行編輯輸入。純HDL輸入設(shè)計(jì)是最基本、最有效和最通用的輸入方法。

EDA技術(shù)與應(yīng)用§1.8.2綜合綜合就是將電路的高級(jí)語言轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。綜合后生成文件格式網(wǎng)表文件，描述電路的結(jié)構(gòu)。綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，稱為相應(yīng)的映射關(guān)系。需對(duì)綜合加以約束（設(shè)計(jì)規(guī)則，時(shí)間，面積）。

EDA技術(shù)與應(yīng)用§1.8.3適配適配器（結(jié)構(gòu)綜合器）將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應(yīng)商提供。適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真測(cè)試，同時(shí)產(chǎn)生可用于編程的文件。

EDA技術(shù)與應(yīng)用§1.8.4時(shí)序仿真與功能仿真仿真是讓計(jì)算機(jī)根據(jù)一定的算法和仿真庫對(duì)EDA設(shè)計(jì)進(jìn)行模擬測(cè)試，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。時(shí)序仿真：接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中包含器件硬件特性參數(shù)，仿真精度高。仿真文件必須來自針對(duì)具體器件的綜合器與適配器。功能仿真：直接對(duì)HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。仿真過程可不涉及任何具體器件的硬件特性，不經(jīng)歷綜合與適配階段，在設(shè)計(jì)項(xiàng)目編譯后即可進(jìn)入門級(jí)仿真器進(jìn)行模擬測(cè)試，耗時(shí)短。通常，首先進(jìn)行功能仿真，確認(rèn)設(shè)計(jì)文件表達(dá)的功能接近或滿足設(shè)計(jì)意圖，再進(jìn)行綜合、適配和時(shí)序仿真。

EDA技術(shù)與應(yīng)用§1.8.5編程下載把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。§1.8.6硬件測(cè)試將含有載入了設(shè)計(jì)文件的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。

EDA技術(shù)與應(yīng)用§1.9ASIC及其設(shè)計(jì)流程ASIC指用于某一專門用途的集成電路器件。分為數(shù)字ASIC、模擬ASIC和數(shù)模混合ASIC。

EDA技術(shù)與應(yīng)用全定制法：基于晶體管級(jí)的手工設(shè)計(jì)版圖的制造方法。工作量大，周期長(zhǎng)，易出錯(cuò)。面積利用率最好，性能較好，功耗較低。半定制法：約束性設(shè)計(jì)方式，周期短，成本低，簡(jiǎn)化設(shè)計(jì)。分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法?！?.9.1ASIC設(shè)計(jì)簡(jiǎn)介

EDA技術(shù)與應(yīng)用預(yù)先設(shè)計(jì)和制造好各種規(guī)模的母片，內(nèi)部成行成列、并等間距地排列著基本單元的陣列。除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及孔的掩膜需要根據(jù)用戶電路的不同而定制。每個(gè)基本單元是由三對(duì)或五對(duì)晶體管組成，基本單元的高度、寬度都相等，并按行排列。設(shè)計(jì)人員只需要設(shè)計(jì)到電路一級(jí)。優(yōu)點(diǎn)：涉及工藝少，模式規(guī)范，設(shè)計(jì)自動(dòng)化程度高，設(shè)計(jì)周期短，造價(jià)低，且適合于小批量的ASIC設(shè)計(jì)。缺點(diǎn)：芯片利用率低，靈活性差，對(duì)設(shè)計(jì)限制過多。（1）門陣列法

EDA技術(shù)與應(yīng)用必須預(yù)建完善的版圖單元庫。庫中包括以物理版圖級(jí)表達(dá)的各種電路元件和電路模塊“標(biāo)準(zhǔn)單元”，可供用戶調(diào)用以設(shè)計(jì)不同功能的芯片。設(shè)計(jì)布圖時(shí)，從單元庫中調(diào)出標(biāo)準(zhǔn)單元按行排列，行與行之間留有布線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直方向互連必須借用事先預(yù)留在標(biāo)準(zhǔn)單元內(nèi)部的走線道或在兩單元間設(shè)置的走線道單元或空單元來完成連接。優(yōu)點(diǎn)：靈活，效率高，100%布通率，自動(dòng)化，周期短，從FPGA/CPLD設(shè)計(jì)向使用標(biāo)準(zhǔn)單元法設(shè)計(jì)的ASIC設(shè)計(jì)遷移很方便。缺點(diǎn)：工藝更新后單元庫也要更新。（2）標(biāo)準(zhǔn)單元法

EDA技術(shù)與應(yīng)用用可編程邏輯器件設(shè)計(jì)用戶定制的數(shù)字電路系統(tǒng)。芯片內(nèi)的硬件資源和連線資源由廠家預(yù)先制定好，可方便地通過編程下載獲得重新配置。不必關(guān)心器件實(shí)現(xiàn)的具體工藝。優(yōu)點(diǎn)：效率高。缺點(diǎn)：性能、速度和單位成本不具備競(jìng)爭(zhēng)性。為降低單位成本，可用可編程邏輯器件實(shí)現(xiàn)設(shè)計(jì)后，用特殊方法轉(zhuǎn)成ASIC電路。（3）可編程邏輯器件法

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（1）系統(tǒng)規(guī)格說明：分析并確定整個(gè)系統(tǒng)的功能、要求達(dá)到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用。建立系統(tǒng)的行為模型，進(jìn)行可行性驗(yàn)證。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（2）系統(tǒng)劃分：將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間信號(hào)連接關(guān)系。驗(yàn)證各個(gè)功能塊的行為模型，確定系統(tǒng)的關(guān)鍵時(shí)序。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（3）邏輯設(shè)計(jì)與綜合：將劃分的各個(gè)子模塊用文本、原理圖等進(jìn)行具體邏輯描述。對(duì)于HDL描述的設(shè)計(jì)模塊用綜合器進(jìn)行綜合，獲得具體的電路網(wǎng)表文件，對(duì)于原理圖等描述方式描述的設(shè)計(jì)模塊經(jīng)簡(jiǎn)單編譯后得到邏輯網(wǎng)表文件。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（4）綜合后仿真：從上一步得到的網(wǎng)表文件，在這一步進(jìn)行仿真驗(yàn)證。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（5）版圖設(shè)計(jì)：將邏輯設(shè)計(jì)中的每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（6）版圖驗(yàn)證：包括原理圖比對(duì)（LVS）、設(shè)計(jì)規(guī)則檢查（DRC）、電氣規(guī)則檢查（ERC）。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（7）參數(shù)提取與后仿真：版圖的電路網(wǎng)表提?。∟E）、參數(shù)提取（PE），把提取的參數(shù)反注至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作。

EDA技術(shù)與應(yīng)用§1.9.2ASIC設(shè)計(jì)一般流程簡(jiǎn)述（8）制版、流片。（9）芯片測(cè)試。

EDA技術(shù)與應(yīng)用§1.10常用EDA工具EDA工具大致可以分為五個(gè)模塊：設(shè)計(jì)輸入編輯器HDL綜合器仿真器適配器下載器還有一些輔助EDA工具，如物理綜合器，HDL代碼分析調(diào)試器等。

EDA技術(shù)與應(yīng)用§1.10.1設(shè)計(jì)輸入編輯器可編程邏輯器件廠商提供的EDA開發(fā)工具中一般都含有設(shè)計(jì)輸入編輯器。比如，Xilinx的ISE，Altera的MAX+plusII和QuartusII。專業(yè)EDA工具供應(yīng)商也提供相應(yīng)的原理圖輸入工具。比如DxDesigner，Capture等。其輸出不與下一步設(shè)計(jì)工具直接相連，需通過網(wǎng)表文件來傳遞。EDA廠商提供的HDL編輯器。帶語法提示功能的通用文本編輯器。比如，UltraEdit，Vim，Xemacs。設(shè)計(jì)輸入文檔管理。比如HDLDesignerSeries。圖形設(shè)計(jì)與HDL文本設(shè)計(jì)相結(jié)合。比如FPGAAdvantage，ActiveState。

EDA技術(shù)與應(yīng)用§1.10.2HDL綜合器比較常用、性能良好的FPGA設(shè)計(jì)的HDL綜合器有Synopsys公司的SynplifyPro綜合器Synopsys公司的DC-FPGA綜合器Mentor的LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器綜合器把Verilog/VHDL語言轉(zhuǎn)化成硬件電路網(wǎng)表時(shí)，要經(jīng)過兩個(gè)步驟：HDL綜合器對(duì)Verilog/VHDL進(jìn)行分析處理，將其轉(zhuǎn)成相應(yīng)電路結(jié)構(gòu)或模塊（不考慮實(shí)際器件的實(shí)現(xiàn)，完全與硬件無關(guān)）。對(duì)實(shí)際實(shí)現(xiàn)的目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，使之滿足指定目標(biāo)器件硬件特征的各種約束條件，優(yōu)化關(guān)