十進(jìn)制加法計(jì)數(shù)器

1、EDA技術(shù)與VHDL實(shí)驗(yàn)報(bào)告一實(shí)驗(yàn)題目：十進(jìn)制加法計(jì)數(shù)器二實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)帶有異步復(fù)位和同步時(shí)鐘使能的十進(jìn)制加法計(jì)數(shù)器。三實(shí)驗(yàn)內(nèi)容：編寫(xiě)十進(jìn)制加法計(jì)數(shù)器的VHDL實(shí)現(xiàn)程序；通過(guò)電路仿真和硬件 驗(yàn)證，了解變量的使用方法，以及“(OTHERS=X)”的使用方法。 四實(shí)驗(yàn)原理：十進(jìn)制加法計(jì)數(shù)器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DO

2、WNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = 1 THEN CQI := (OTHERS =0);-計(jì)數(shù)器異步復(fù)位ELSIF CLKEVENT AND CLK=1 THEN-檢測(cè)時(shí)鐘上升沿IF EN = 1 THEN-檢測(cè)是否允許計(jì)數(shù)(同步使能)IF CQI 0);-大于 9,計(jì)數(shù)值清零END IF;END IF;END IF;IF

3、CQI = 9 THEN COUT = 1;-計(jì)數(shù)大于 9,輸出進(jìn)位信號(hào)ELSE COUT = 0;END IF;CQ= CQI;-將計(jì)數(shù)值向端口輸出END PROCESS;END behav;引腳分配:端口名端口模式引腳CLKInputPIN_66COUTOutputPIN_38CQ(3)OutputPIN_49CQ(2)OutputPIN_50CQ(1)OutputPIN_51CQ(0)OutputPIN_52ENInputPIN_76RSTInputPIN_67五實(shí)驗(yàn)過(guò)程十進(jìn)制加法計(jì)數(shù)器VHDL描述m boB A*-i6d.A.m-Q.gmo-SEc?-*0 ? .0 .c i 0 .3

4、 .Q O 國(guó) 0 -Ai -Q 0，口 0Top View叔h治奇四,MAKIEP40T100C6NwdT 好 Ed： yy -Fiw |s MPrtnanR Srartia-dser；fcC1W CU!Ci-futFBI*13-W LUTTL i：血 FaJ*Z9 COLTOutpLIA/ttl加匝仰尸 皿lib2.3-Y UJITL Idfffadt.- LmrdeFsJt-:* sstErpjtFiNK2.L 行 jmL M=faJE9Far Idj, pfke F：4* (h3irr*XT II - J段E岫牌與皿.口 QnortuE U - J暮 q*JJU-Ln II - J肆皿I引腳設(shè)定六實(shí)驗(yàn)結(jié)果:5 白 E