verilogHDL課設(shè)(數(shù)字鐘)

1、課程設(shè)計（報告）任務(wù)書（理工科類）I、課程設(shè)計（報告）題目：實時時鐘電路的設(shè)計H、課程設(shè)計（論文）工作內(nèi)容一、課程設(shè)計目標(biāo)硬件描述語言是一門技術(shù)性、應(yīng)用性很強(qiáng)的學(xué)科，實驗課教學(xué)是它的一個極為重要的環(huán)節(jié)。不論理論學(xué)習(xí)還是實際應(yīng)用，都離不開實驗課教學(xué)。如果不在切實認(rèn)真地抓好學(xué)生的實踐技能的鍛煉上下功夫，單憑課堂理論課學(xué)習(xí)，勢必出現(xiàn)理論與實踐脫節(jié)、學(xué)習(xí)與應(yīng)用脫節(jié)的局面。HDL項目設(shè)計的目的就是讓同學(xué)們在理論學(xué)習(xí)的基礎(chǔ)上，通過完成一個涉及時序邏輯、組合邏輯、聲光輸出的，具有實用性、趣味性的小系統(tǒng)設(shè)計，使學(xué)生不但能夠?qū)⒄n堂上學(xué)到的理論知識與實際應(yīng)用結(jié)合起來，而且能夠?qū)Ψ治?、解決實際的數(shù)字電路問題進(jìn)一步加

2、深認(rèn)識，為今后能夠獨立進(jìn)行某些數(shù)字應(yīng)用系統(tǒng)的開發(fā)設(shè)計工作打下一定的基礎(chǔ)。二、課程設(shè)計任務(wù)與要求（1）設(shè)計一個數(shù)碼管實時顯示時、分、秒的數(shù)字時鐘（24小時顯示模式.）；（2）為了演示方便，應(yīng)具有分鐘、小時快進(jìn)功能；（3）時、分、秒設(shè)置功能（選作）。三、課程設(shè)計考核平時20%;驗收40%;報告40%摘要數(shù)字鐘是人們?nèi)粘Ｉ钪薪?jīng)常使用的計時工具，本次的課程設(shè)計是基于VerilogHDL的多功能數(shù)字鐘，完成時、分、秒的顯示功能。設(shè)計利用VerilogHDL語言自頂向下的設(shè)計理念，突出其作為硬件描述語言的良好的可讀性、可移植性以及易于理解等優(yōu)點。通過QuartuSII5.0和MOdelSimSE6.1f

3、軟件完成仿真、綜合。程序下載到FPGA芯片后，可用于實際的數(shù)字鐘顯示中。此次設(shè)計的邏輯結(jié)構(gòu)主要由分頻器、計數(shù)器和譯碼顯示器三個模塊構(gòu)成。分頻模塊將50Mhz系統(tǒng)基準(zhǔn)時鐘分頻產(chǎn)生兩路時鐘信號，一路是1HZ的數(shù)字鐘計時工作頻率，一路是數(shù)碼管動態(tài)顯示的掃描頻率；計時模塊對1HZ的時鐘信號進(jìn)行計時，分為時、分、秒三個部分；譯碼顯示模塊采用動態(tài)掃描的方式完成數(shù)碼管的顯示。最后通過主模塊調(diào)用三個子模塊函數(shù)完成整個設(shè)計。關(guān)鍵詞】硬件描述語言FPGA數(shù)字鐘動態(tài)顯示ABSTRACTThedigitalclockisoftenusedinPeople'sDailylifeofthecourse,theti

4、mingtooldesignisbasedonthemulti-functiondigitalclockVerilogHDL,complete,minutesandsecondsdisplayfunction.DesignVerilogHDLlanguageusingthetop-downdesignconcept,thehardwaredescriptionlanguageasthegoodreadabilityandportabilityandeasytounderstand,etc.ThroughtheQuartusII5.0andModelSimSE6.1fsoftwaresimula

5、tion,andcomprehensive.DownloadtoFPGAchipscanbeusedaftertheactual,digitalclockshows.Thedesignofthelogicstructureconsistsmainlyofprescaler,counteranddecodingdisplaythreemodules.50Mhzsystemfrequencymodulewillproducebenchmarkclockclocksignal,two1HZwayisthedigitalclockfrequency,dynamicdisplayofdigitaltub

6、eisscanning.Timermodulesfor1HZclocksignaltiming,whenintothreeparts,minutesandseconds,DecodedisplaymoduleUSESdynamicscanningofthedigitaldisplay.Throughthemainmodulecallingthreemodulesfunctioncompletethewholedesign.【KeywordsHardwaredescriptionlanguageFPGAAdigitalclockDynamicdisplay目錄第一章系統(tǒng)設(shè)計5第一節(jié)課題目標(biāo)及總體

7、方案5第二節(jié)系統(tǒng)模塊實現(xiàn)方案對比及實現(xiàn)6分頻模塊實現(xiàn)方案6二、計時模塊實現(xiàn)方案8三、譯碼顯示模塊的實現(xiàn)15第三節(jié)系統(tǒng)及各模塊方框圖說明18第二章結(jié)果與討論21第一節(jié)調(diào)試現(xiàn)象及解決分析21一、編寫程序過程中出現(xiàn)的語法問題21二、方案實現(xiàn)過程中出現(xiàn)的問題21第二節(jié)相關(guān)數(shù)據(jù)分析23第三節(jié)系統(tǒng)整體實現(xiàn)23心得體會24參考文獻(xiàn)25附錄26第一章系統(tǒng)設(shè)計第一節(jié)課題目標(biāo)及總體方案目前，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展，以硬件描述語言和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計方法得到迅猛發(fā)展。本次設(shè)計課題目標(biāo)完成是基于VerilOgHDL語言的多功能數(shù)字鐘的設(shè)計，通過數(shù)碼管實時顯示時、分、秒，具有小時和分

8、鐘快進(jìn)功能。設(shè)計遵循VerilogHDL語言的設(shè)計理念，代碼具有良好的可讀性和易理解性。系統(tǒng)主要分三個模塊實現(xiàn)，分別是分頻模塊、計數(shù)模塊、譯碼顯示模塊。分頻模塊用來提供計時電路工作時鐘(1HZ)和數(shù)碼管動態(tài)顯示的掃描頻率(20OHZ-500HZ)，計數(shù)模塊是對Is信號源進(jìn)行秒、分、時的計時，譯碼顯示模塊是通過控制信號控制八個數(shù)碼管的位選、段選來實現(xiàn)對譯碼后的計時信號進(jìn)行動態(tài)顯示。主函數(shù)通過調(diào)用三個子模塊來實現(xiàn)整體的系統(tǒng)功能。200HZ系統(tǒng)基準(zhǔn)時鐘顯示模塊復(fù)位一I小時調(diào)節(jié)一計時模塊*分頻模塊1分鐘調(diào)節(jié)L第二節(jié)系統(tǒng)模塊實現(xiàn)方案對比及實現(xiàn)、分頻模塊實現(xiàn)方案分頻模塊用于為系統(tǒng)的實現(xiàn)提供穩(wěn)定的工作頻率和

9、計時信號源，要求產(chǎn)生兩路不同頻率的信號，分頻為1HZ頻率的信號作為計時模塊的信號源，200HZ的信號用于數(shù)碼管動態(tài)顯示的掃描頻率。定義變量并根據(jù)需要得到的分頻信號設(shè)定計數(shù)值，對該變量進(jìn)行加或減計數(shù)，每到達(dá)一次計數(shù)值點，將該變量清零或重置，并且對輸出信號取一次反，即可以得到所需的分頻信號。parameterC_COUNT=25'd500_00_000;定義變量C_COUNT并給該變量設(shè)定計數(shù)值點always(posedgeclock)beginif(counter=0)begincounterv=C_COUNT;減計數(shù)到0后對該變量進(jìn)行重置clkdiv<=-clkdiv;對輸出信號

10、取反一次endelsecounter<=counter-1;對變量減計數(shù)end定義變量并且設(shè)定一個上限值，每次加計數(shù)到該上限值時，輸出該計數(shù)值的最高位parameterDIV_SIZE=25;always(posedgeclock)counter=counter+1;assignclkdiv=counterDIV_SIZE-1;方案比較：方案二能夠產(chǎn)生準(zhǔn)確的1HZ的頻率且在程序?qū)崿F(xiàn)上較為簡單，但在產(chǎn)生數(shù)碼管動態(tài)顯示的掃描頻率時可調(diào)度不如方案一，即在調(diào)節(jié)200HZ-500HZ范圍內(nèi)的頻率時DIV_SIZE變量的值不便于計算：方案一實現(xiàn)分頻信號的設(shè)計思路簡單易懂，且變量值易于計算和調(diào)節(jié)。分頻

11、模塊的實現(xiàn)：moduleclkgen(clock,clkdiv,clk500);inputclock;outputclkdiv;outputclk500;reg31:0counterl;regclkdiv;regclk500;reg31:0counterO;parameterC_COUNT0=25,d500_00_000;/變量0用于產(chǎn)生1HZ的信號parameterC_COUNT1=25'd100_000;/1用于產(chǎn)生500HZ的信號*/*產(chǎn)生1HZ頻率的信號*7always(posedgeclock)beginif(counter0=0)begincounterO<=C_CO

12、UNTO;dkdivv=clkdiv;endelsecounte0<=counter0-1;end*/*產(chǎn)生500HZ頻率的信號*/always(posedgeclock)beginif(counter1=0)begincounterl<=C_COUNT1;clk500v=clk500;endelsecounterl<=counter1-1;endendmodule在該程序段中,只要更改變量counter的值，就可以改變輸出頻率。適當(dāng)調(diào)節(jié)的值，使得數(shù)碼管動counterl態(tài)顯示在一個最佳的顯示狀態(tài)。變量counter的計算方法是：已知所需要的頻率，根據(jù)公式（counter值=

13、系統(tǒng)基準(zhǔn)頻率/所需頻率）即可求得變量值。二、計時模塊實現(xiàn)方案計時模塊是對1s的信號源進(jìn)行秒計時，計時滿后向上進(jìn)位的設(shè)計思想計時采用十進(jìn)制數(shù)計時，然后分別對時、分、秒三個數(shù)進(jìn)行取余數(shù)、取除數(shù)，分別得到三個數(shù)的高位和低位開始時鐘上升沿是否為-reset 信秒是否 計滿60全消零秒加1秒清零取除得秒高位數(shù)取除得秒低位數(shù)取除得秒高位數(shù)取除得秒低位數(shù)分加1分清零取除得分高位數(shù)取除得分低位數(shù)是小時是J 否計滿24”取除得分高位數(shù)取除得分低位數(shù)小時加1全部消零取除得小時高位數(shù)瑯除得小時低位數(shù)取除得小時高位數(shù)取除得小時低位數(shù)always(PoSedgeClkdiVornegedgereset)beginif(

14、!reset)判斷是否為復(fù)位信號beginCnth=8'd0;將小時信號清零hH=cntM0;取除操作求得小時信號的高位hL=cnth%10;取余操作求得小時信號的低位Cntm=8'd0;mH=cntm/10;mL=cntm%10;cnts=8'd0;sH=cnts/10;sL=cnts%10;endelsebeginif(cnts=59)判斷秒鐘信號是否計滿beginbegincnts<=8'd0;/秒信號清零sH=cnts/10;sL=cnts%10;endbeginif(cntm=59)判斷分信號是否計滿beginbegincntm<=8

15、9;d0;/分信號清零mH=cntm/10;mL=cntm%10;endbeginif(cnth=23)/判斷小時信號是否計滿begincnth<=8'd0;/小時信號清零hH=cnth/10;hL=cnth%10;endelsebegincnth<=cnth+8'd1;hH=cnth/10;hL=cnth%10;endendendelsebegincntm=cntm+8'd1;mH=cntm/10;mL=cntm%10;endendendelsebegincnts=cnts+1'd1;sH=cnts/10;sL=cnts%10;endendend*

16、>J方案二：計時分每個信號的高低位進(jìn)行判斷及計時if(sL=9)beginsL<=0;if(sH=5)beginsH<=0;if(mL=9)beginmL<=0;if(mH=5)beginmH<=0;if(hL=9)beginhL<=0;hH<=hH+1;endelseif(hL=3&&hH=2)beginhL<=0;hH<=0;endelsehL<=hL+1;endelsemH<=mH+1;endelsemL<=mL+1;endelsesH<=sH+1;endelsesL<=sL+1;end開

17、始K-時神信號上升沿4是否為reset信號是否為小時調(diào)節(jié)信號小時的低位是否為基首分鐘調(diào)節(jié)信號分低位 是4是否為9小時信號1小時低位消零I小時高值加是否分低位清零X秒低位是 一 分地位否令. 小時低位是否為 9X 小時低位清零 高位加 1否小時藺號是否計滿24小時信號潔零小時信號低位加方案比較：方案一在思路方面較為通俗易懂，且判斷過程簡短明了，但在程序中使用的進(jìn)制數(shù)較多，進(jìn)制轉(zhuǎn)換時容易混亂，在最終的顯示時出現(xiàn)毛刺干擾現(xiàn)象，且該方案中不便于增加小時和分鐘的調(diào)節(jié)信號，方案最終失敗。方案二雖然判斷復(fù)雜，但沒有進(jìn)制混雜引起的毛刺現(xiàn)象，在最終的數(shù)碼管顯示時較為穩(wěn)定。綜合考慮，使用方案二。時鐘調(diào)節(jié)模塊的實現(xiàn)

18、：modulecounter(clkdiv,reset,S1,S2,hH,hL,mH,mL,sH,sL);inputclkdiv;inputreset;inputS1;inputS2;outputhH;outputhL;outputmH;outputmL;outputsH;outputsL;reghH;reghL;regmH;regmL;regsH;regsL;reg7:0cnth;/十進(jìn)制的小時信號reg7:0cntm;/十進(jìn)制的分鐘信號reg7:0cnts;/十進(jìn)制的秒信號always(posedgeclkdivornegedgerst)/*判斷是否為復(fù)位信號*/if(!rst)begin

19、sL<=0;sH<=0;mL<=0;mH<=0;hL<=0;hH<=0;end/*判斷是否為小時調(diào)節(jié)信號*/elsebeginif(!S1)beginif(hL=9)beginhL<=0;hH<=hH+1;endelseif(hL=3&&hH=2)beginhL<=0;hH<=0;endelsehL<=hL+1;end*判斷是否為分鐘調(diào)節(jié)信號*/elseif(!S2)beginif(mL=9)beginmL<=0;if(mH=5)mH<=0;elsemH<=mH+1;endelsemL<=

20、mL+1;endelseif(sL=9)beginsL<=0;if(sH=5)beginsH<=0;if(mL=9)beginmL<=0;if(mH=5)beginmH<=0;if(hL=9)beginhL<=0;hH<=hH+1;elseif(hL=3&&hH=2)beginhL<=0;hH<=0;endelsehL<=hL+1;endelsemH<=mH+1;endelsemL<=mL+1;endelsesH<=sH+1;endelsesL<=sL+1;endendmodule、譯碼顯示模塊的實現(xiàn)

21、譯碼顯示模塊采用的是數(shù)碼管的動態(tài)掃描方式，定義變量COM來控制數(shù)碼管顯示的位選信號（通過變量endUweixuan來給數(shù)碼管的各個位選位送出低電平信號）。由于試驗箱上的八個數(shù)碼管是每四個的位選端連接在一起，分為兩組數(shù)碼管，所以定義兩個變量show_temp_H和show_temp_L來分別控制兩組數(shù)碼管，該變量決定了哪個數(shù)碼管顯示哪個信號，再根據(jù)這兩個變量判斷顯示的是哪一組數(shù)碼管，確定之后通過送入的數(shù)據(jù)利用變量HIGH和LOW控制數(shù)碼管的段選信號完成譯碼顯示工作。判斷根據(jù)送入信號TCoM 口高低位得出2組各個 數(shù)碼管分別顯 示的信號位判斷2組數(shù)碼管信號位變最HIGH,LOW控 制數(shù)碼管段選位完

22、成譯碼moduledecode(clk500,reset,hH,hL,mH,mL,sH,sL,HIGH,LOW,COM);inPUtclk500;inPUtreset;inPUthH,hL;小時的高、低位信號inPUtmH,mL;分鐘的高、低位信號inPUtsH,sL;秒的高、低位信號OUtPUt6:0HIGH,LOW;分別控制兩組數(shù)碼管的段選信號OUtPUt7:0COM;控制數(shù)碼管的位選信號reg7:0show_temp_H,show_temp_L;定義的內(nèi)部變量，決定數(shù)碼管上顯示的信號reg7:0COM;reg7:0UWeiXUan;通過控制COM變量給數(shù)碼管的位選位送出高低電平reg2:

23、0sm;掃描變量reg6:0HIGH;控制高四位數(shù)碼管的段選信號reg6:0LOW;控制低四位數(shù)碼管的段選信號always(POSedgeclk200)beginif(sm=3'b111)sm<=3'b000;elsesm<=sm+3'b001;Uweixuan<=Uweixuan«1;通過對變量的左移操作依次給數(shù)碼管的位選位送高電平if(Uweixuan=8'b0000_0000)Uweixuanv=8'b0000_0001;給Uweixuan變量設(shè)定的初值COM=-Uweixuan;共陰極數(shù)碼管顯示的位選信號應(yīng)為低電平，故

24、對Uweixuan變量進(jìn)行取反操作endalways(sm)begincase(COM)8'b1111_1110:show_temp_H=sL;最低位的數(shù)碼管用于顯示秒信號的低位8'b11111101:show_temp_H=sH;8'b11111011:show_temp_H=4'b1010;8'b11110111:show_temp_H=mL;8'b1110_1111:show_temp_L=mH;8'b1101_1111:show_temp_L=4'b1010;8'b1011_1111:show_temp_L=hL;

25、8'b0111_1111:show_temp_L=hH;最高位的數(shù)碼管用于顯示小時信號的高位endcaseendalways(show_temp_H)/高四位的數(shù)碼管顯示begincase(show_temp_H)4'b0000:HIGH=-7'b011_1111;4'b0001:HIGH=-7'b000_0110;4'b0010:HIGH=-7'b101_1011;4'b0011:HIGH=-7'b100_1111;4'b0100:HIGH=-7'b110_0110;4'b0101:HIGH=7&

26、#39;b110_1101;4'b0110:HIGH=-7'b111_1101;4'b0111:HIGH=-7'b000_0111;4'b1000:HIGH=-7'b111_1111;4'b1001:HIGH=7如10_1111;4'b1010:HIGH=-7'b100_0000;defaultHIGH=-7'b000_0000;endcaseendalways(show_temp_L)低四位的數(shù)碼管顯示beginCaSe(ShOW_temp_L)4'bOOOO:LoW=-7'b011_1111;4

27、'b0001:LOW=-7'b000_0110;4'b0010:LOW=7bl01_1011;4'b0011:LOW=-7'b100_1111;4'b0100:LOW=7b10_0110;4'b0101:LOW=-7'b110_1101;4'b0110:LOW=-7'b111_1101;4'b0111:LOW=-7'b000_0111;4'b1000:LOW=-7'b111_1111;4'b1001:LOW=-7'b110_1111;4'b1010:LOW=-

28、7'b100_0000;defaultLOW=-7'b000_0000;endcaseendendmodule第三節(jié)系統(tǒng)及各模塊方框圖說明CLKIHZ系統(tǒng)時鐘信號分頻模塊CLK200HZ分頻模塊：輸入信號為系統(tǒng)基準(zhǔn)時鐘50MHZ輸出為1HZ頻率和200HZ-500HZ頻率兩路信號ClkliV- 1計公戌一 時si1 模塊s2'4hH PhL.+ mH”mL” SH>SL計時模塊：輸入信號Is時鐘信號ClkdiV，復(fù)位信號reset,小時調(diào)節(jié)信號S1,分鐘調(diào)節(jié)信號S2輸出信號為小時信號的高、低位hH、hL,分鐘信號的高、低位mH、mL，秒信號的高、低位sH、SL譯顯

29、 示 模塊COMHIGHALOWclk500resethHhL-»mH->mLSH%S，譯碼顯示模塊：輸入信號該模塊工作頻率500HZ，復(fù)位信號reset,小時信號的高、低位hH、hL，分鐘信號的高、低位mH、mL，秒信號的高、低位sH、SL輸出信號為八個數(shù)碼管的位選控制信號COM，高四位數(shù)碼管顯示的段選信號HIGH，低四位數(shù)碼管顯示的段選信號LOWCoM HIGHLoW復(fù)位小時調(diào)節(jié)分鐘調(diào)節(jié)系統(tǒng)功能實現(xiàn)：主函數(shù)的輸入信號為系統(tǒng)基準(zhǔn)時鐘信號、復(fù)位信號、小時調(diào)節(jié)信號、分鐘調(diào)節(jié)信號。輸出信號為數(shù)碼管的位選控制信號COM、高四位數(shù)碼管的段選控制信號HIGH、低四位數(shù)碼管的段選控制信號L

30、OW。第二章結(jié)果與討論第一節(jié)調(diào)試現(xiàn)象及解決分析系統(tǒng)方案確定，程序編寫完成后進(jìn)入調(diào)試階段，調(diào)試分模塊進(jìn)行。首先是分頻模塊，在程序編寫且編譯通過后，加觀察窗口觀察所得波形，可以判定是否得到所需頻率的信號。在調(diào)試過程中出現(xiàn)的問題：一、編寫程序過程中出現(xiàn)的語法問題(1)要注意編寫程序的過程中begin和end配對問題，類似于C語言中的括號匹配問題，在編寫計數(shù)模塊時編譯不通過，最后檢查出是缺少一個end結(jié)束符號，經(jīng)修改后編譯通過。(2)VerilogHDL語言編寫時的語法問題。在最初的計時模塊的程序設(shè)計中，將小時、分鐘的調(diào)節(jié)信號放在了另外的一個always語句塊中，編譯無法通過，經(jīng)查閱資料，在Veril

31、ogHDL語言的編寫中應(yīng)該注意不同的always語句塊不可以對同一個變量進(jìn)行操作，即一個變量不可以經(jīng)過兩個always語句塊操作。將對小時和分鐘調(diào)節(jié)信號的操作與計時放在同一個語句塊中，編譯通過。二、方案實現(xiàn)過程中出現(xiàn)的問題(1)數(shù)碼管顯示高四位、低四位保持一致。在數(shù)碼管顯示時沒有達(dá)到預(yù)計的目標(biāo)，沒有實現(xiàn)動態(tài)顯示，而是高四位同時顯示一個數(shù)字，低四位同時顯示一個數(shù)字，經(jīng)過對程序的檢查調(diào)試，是因為對數(shù)碼管位選端口的控制不正確，初始程序用是通過變量Uweixuan給數(shù)碼管位選端依次送入高電平：Uweixuan<=Uweixuan«1;if(Uweixuan=8'b0000_00

32、00)Uweixuan<=8'b0000_0001;COM=-Uweixuan;分析得知是COM信號沒有正確的送給數(shù)碼管顯示，經(jīng)修改對后成功顯示。修改的程序增加了一個掃描信號：always(posedgeclk200)beginif(sm=3'b111)sm<=3fb000;elsesm<=sm+3'b001;在掃描信號到來時判斷COM信號并給數(shù)碼管送出位選端控制信號。(2)數(shù)碼管計時只顯示二進(jìn)制數(shù)。初始程序使用的是十進(jìn)制數(shù)計時，對十進(jìn)制數(shù)進(jìn)行取除、取余操作，再譯碼，程序中進(jìn)制數(shù)使用混亂，出現(xiàn)毛刺現(xiàn)象。將計時模塊的程序重新修改后實現(xiàn)了計時的譯碼顯示功能

33、。(3)數(shù)碼管顯示不佳。問題出在對數(shù)碼管動態(tài)顯示的掃描頻率設(shè)置不適當(dāng)，頻率太低時無法八個數(shù)碼管一起顯示，頻率太高時數(shù)碼管顯示的亮度降低，需要在200HZ-500HZ范圍內(nèi)調(diào)出一個適當(dāng)?shù)念l率。(4)數(shù)碼管的顯示需要一直按著“復(fù)位鍵”進(jìn)行。系統(tǒng)的復(fù)位信號為低電平有效，所以在編寫程序時注意是復(fù)位信號的下降沿有效，應(yīng)該為：always(posedgeclkdivornegedgerst)if(!rst)beginsL<=0;sH<=0;mL<=0;mH<=0;hL<=0;hH<=0;end第二節(jié)相關(guān)數(shù)據(jù)分析分頻模塊的counter變量值計算：系統(tǒng)基準(zhǔn)時鐘為50MHZ，counter值操作一次所需時間為1/50M，操作到計數(shù)值點所需時間則為(1/50M)*counter，其倒數(shù)即為所得到的時鐘頻率，根據(jù)公式求出counter變量值，分別得到計時模塊和譯碼顯示模塊所需要的時鐘頻率。第三節(jié)系統(tǒng)整體實現(xiàn)系統(tǒng)使用一個主函數(shù)調(diào)用各個子模塊實現(xiàn)系統(tǒng)功能，通過系統(tǒng)方框圖編寫主函數(shù)：modulemain(clock,reset,HIGH,LOW,COM);/parameter