開(kāi)題報(bào)告樣本

1、精選優(yōu)質(zhì)文檔-傾情為你奉上畢業(yè)設(shè)計(jì)開(kāi)題報(bào)告班級(jí)：02電子4班 學(xué)號(hào)： 姓名：劉武其畢業(yè)設(shè)計(jì)題目: 版圖設(shè)計(jì)驗(yàn)證LVS 指導(dǎo)教師：劉俐一、方案論證Calibre LVS（Layout Versus Schematic）是一個(gè)出色的版圖與線路圖對(duì)比檢查工具，主要表現(xiàn)在以下幾個(gè)方面：1 執(zhí)行模式快捷方便：Calibre LVS有兩種執(zhí)行模式，即命令行模式和界面模式。采用命令模式可以快速輸入控制命令，快速執(zhí)行，其結(jié)果精確穩(wěn)定。界面模式能夠自動(dòng)選擇驗(yàn)證正被編輯的單元，并且能夠選擇所有的Calibre執(zhí)行時(shí)間選項(xiàng)以及標(biāo)準(zhǔn)文件的規(guī)格。2 多種比較方式可選：Calibre LVS可以進(jìn)行版圖與電路圖(layo

2、ut vs schematic)和網(wǎng)表與網(wǎng)表(netlist vs netlist)的方式對(duì)比檢查，還可以單獨(dú)從版圖提出網(wǎng)表。3 糾錯(cuò)方便快捷：當(dāng)執(zhí)行完LVS后，Calibre LVS會(huì)產(chǎn)生一個(gè)結(jié)果報(bào)告，明確指出出錯(cuò)類型和數(shù)目，并且可以對(duì)層次化中的每個(gè)模塊都有一個(gè)完整的LVS報(bào)告，簡(jiǎn)單明了。 由于時(shí)間緊迫，致使后端設(shè)計(jì)時(shí)間相當(dāng)緊張，正是Calibre LVS能準(zhǔn)確無(wú)誤、快速地查出短路、開(kāi)路、懸空或孤立的網(wǎng)路、接腳、軟連接等問(wèn)題，還能很好地識(shí)別電晶體、門級(jí)電路和模塊級(jí)電路，才使得我們按時(shí)地完成了百萬(wàn)門級(jí)的資訊安全SOC的設(shè)計(jì)。由此看來(lái)，LVS是多么的重要，Calibre LVS更是國(guó)際上公認(rèn)的驗(yàn)

3、證工具，然而，我選擇了對(duì)Calibre LVS進(jìn)行論述。二、可行性分析隨著晶片整合度和規(guī)模的不斷提高，在設(shè)計(jì)各個(gè)層次上所需執(zhí)行的驗(yàn)證也相應(yīng)增多，DRC和版圖與電路圖（LVS）的對(duì)比檢查變得越來(lái)越重要，它對(duì)于消除錯(cuò)誤、降低設(shè)計(jì)成本和減少設(shè)計(jì)失敗的風(fēng)險(xiǎn)具有重要的作用。Calibre LVS是一個(gè)出色的版圖與線路圖對(duì)比檢查工具。具有高效率、高準(zhǔn)確度和大容量等優(yōu)點(diǎn)。Calibre LVS不僅可以對(duì)所有元件進(jìn)行驗(yàn)證，而且還能在不影響性能的條件下，處理無(wú)效數(shù)據(jù)。在積體電路從ASIC進(jìn)入到SOC階段（當(dāng)然在SOC階段中ASIC還是會(huì)存在下去的）的時(shí)候，這種可以進(jìn)行層次化版圖驗(yàn)證的工具就顯得十分必要。甚至可以

4、說(shuō)，不具備層次化驗(yàn)證功能的工具，是無(wú)法用與SOC晶片的版圖設(shè)計(jì)驗(yàn)證的。Calibre LVS正具備層次化驗(yàn)證功能。Calibre LVS根據(jù)全晶片模擬結(jié)果，Calibre PRINTimage會(huì)產(chǎn)生硅晶片上的電路圖案，再由一個(gè)后修正工作對(duì)它進(jìn)行設(shè)計(jì)規(guī)則檢查。與設(shè)計(jì)方式無(wú)關(guān)，最少的資料擴(kuò)張幅度，再加上杰出的軟體品質(zhì)。設(shè)計(jì)規(guī)則檢查引擎與命令語(yǔ)言也和另外（Calibre）六種產(chǎn)品一樣，使用同樣的軟體執(zhí)行檔及執(zhí)行期間語(yǔ)言環(huán)境。Calibre LVS的階層式處理技術(shù)，除了能夠解決了SOC設(shè)計(jì)當(dāng)中內(nèi)嵌式記憶體膨脹導(dǎo)致全晶片驗(yàn)證上的挑戰(zhàn)外，其先進(jìn)的電氣規(guī)則檢查（ERC）功能，更可提供使用者快速的發(fā)現(xiàn)以及糾錯(cuò)

5、如電源短路之類版圖設(shè)計(jì)者所常發(fā)生之棘手問(wèn)題。三、計(jì)劃進(jìn)度4月20日前：完成LVS RULE DECK WRITING 課程，收集LVS相關(guān)資料完畢5月13日前：論文初稿完成5月22日前：修改完畢，打印四、關(guān)鍵技術(shù)LVS rule deck writing,最為棘手的問(wèn)題，對(duì)于不同的公司不同的工藝當(dāng)然有著不同的LVS rule,然而，每間設(shè)計(jì)公司都該有一個(gè)會(huì)寫(xiě)LVS rule deck的人，LVS rule deck writing最為基本的就是寫(xiě)出能辨認(rèn)出是什么器件。LVS check,版圖設(shè)計(jì)工程師必要的知識(shí)，Power & Ground連接得沒(méi)問(wèn)題嗎？如果LVS的結(jié)果中看到大量的錯(cuò)

6、誤，多得如同好萊塢戰(zhàn)爭(zhēng)巨作中的場(chǎng)面一般壯觀，那么不要忙著查錯(cuò)，先去跑一下ERC吧，power & ground不能保證正確的話，會(huì)導(dǎo)致大量的錯(cuò)誤，特別是有memory結(jié)構(gòu)在電路中時(shí)錯(cuò)誤場(chǎng)面更加宏大。在不僅僅有一組power & ground的chip中更要注意，這兩組不要混淆。不僅僅是DRC時(shí)會(huì)用到design rule，LVS一樣可能用到，特別是你的電路中有比較特殊的device時(shí)，比如雙極型的管子，特別工藝的電阻和電容等等，其實(shí)這種問(wèn)題比較容易辨別，因?yàn)轭愋筒煌铮J(rèn)真搞清楚了design rule，就知道怎么去畫(huà)這些東西了。需要注意的是poly電阻，注意定義它的layer