HDL課程設(shè)計序列檢測器的設(shè)計

1、課程設(shè)計項目成績評定表一、設(shè)計任務(wù)及要求：1、設(shè)計任務(wù)：設(shè)計一個“10010”序列的檢測器。2、要 求：1、X為數(shù)字碼流輸入，Z為檢出標(biāo)記輸出。2、高電平表示“發(fā)現(xiàn)指定序列”，低電平表示“沒有發(fā)現(xiàn)指定序列。3、考慮碼流為“1100_1001_0000_1001_0100”。4、當(dāng)連續(xù)的檢測到序列“10010”時，輸出1，否則輸出0。指導(dǎo)教師簽名： 年 月 日 二、指導(dǎo)教師評語：指導(dǎo)教師簽名： 年 月 日 三、成績評定：指導(dǎo)教師簽名： 年 月 日四、系部意見：系部蓋章： 年 月 日設(shè)計項目成績評定表電子與信息工程系 2010年12月 課程設(shè)計報告書目錄設(shè)計報告書目錄一、設(shè)計目的1二、設(shè)計思路1三

2、、設(shè)計過程13.1、設(shè)計原理13.2、設(shè)計模塊23.3、測試模塊3四、仿真結(jié)果4五、主要元器件與設(shè)備4六、課程設(shè)計體會與建議46.1、設(shè)計體會46.2、設(shè)計建議5七、參考文獻5序列檢測器設(shè)計一、設(shè)計目的1、熟練掌握Verilog 語言。2、熟悉HDL數(shù)字系統(tǒng)的設(shè)計流程。二、設(shè)計思路1、設(shè)計功能設(shè)計模塊。2、設(shè)計測試代碼。三、設(shè)計過程3.1、設(shè)計原理序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，當(dāng)序列檢測器連續(xù)收到一組串行二進制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確

3、序列，知道在連續(xù)的檢測中所收到的每一位碼都與預(yù)置數(shù)的對應(yīng)碼相同。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。序列檢測器在數(shù)據(jù)通訊，雷達和遙測等領(lǐng)域中用與檢測步識別標(biāo)志。它是一種用來檢測一組或多組序列信號的電路。例如檢測器收到一組串行碼10010后，輸出標(biāo)志1，否則，輸出0?？疾檫@個例子，每收到一個符合要求的串行碼就需要用一個狀態(tài)進行記憶。串行碼長度為5位，需要5個狀態(tài)；另外，還需要增加一個“未收到一個有效位”的狀態(tài)，共6個狀態(tài)；S0S5，狀態(tài)標(biāo)記符的下標(biāo)表示有幾個有效位被讀出。畫出狀態(tài)轉(zhuǎn)換圖，如圖1所示，很顯然這是一個莫爾狀態(tài)機。6個狀態(tài)機根據(jù)編碼原則可以用3位二進制數(shù)來表示。圖

4、1狀態(tài)轉(zhuǎn)換圖3.2、設(shè)計模塊module series(clk,x,z,rst); /series detect input clk,rst; input x; output z; reg2:0 state; parameter idle=3'd0, A=3'd1, B=3'd2, C=3'd3, D=3'd4, E=3'd5; assign z=(state=E)?1:0; always(posedge clk) begin if(!rst) state<=idle; else case(state) idle:if(x=1) state

5、<=A; else state<=idle; A: if(x=0) state<=B; else state<=A; B: if(x=0) state<=C; else state<=A; C: if(x=1) state<=D; else state<=idle; D: if(x=0) state<=E; else state<=A; E: if(x=1) state<=A; else state<=C; default: state<=idle; endcase end endmodule3.3、測試模塊modu

6、le detecttest; reg clk,rst; reg x; reg20:0 data; wire z; initial begin clk=0; rst=0; #30 rst=1; data=20'b1100_1001_0000_1001_0100; end always #10 clk=clk; always(posedge clk) data=data19:0,data20; always(posedge clk) x=data20; series lut(.clk(clk),.rst(rst),.x(x),.z(z); endmodule四、仿真結(jié)果圖2序列檢測器仿真圖

7、當(dāng)時鐘上升沿來臨時開始檢測，信號從x輸入，有信號輸入時的下一時鐘上升沿開始檢測，從圖2中可知在第五個上升沿來臨時正好檢測到一連續(xù)串行序列10010立即出現(xiàn)高電平，所以可知設(shè)計的程序完全符合要求。五、主要元器件與設(shè)備一臺安有 ModelSim SE 6.0仿真軟件微型計算機。六、課程設(shè)計體會與建議6.1、設(shè)計體會通過這次對序列檢測器的設(shè)計與制作，讓我了解了設(shè)計電路的程序，也讓我了解了關(guān)于檢測器的基本原理與設(shè)計理念，要設(shè)計一個電路總要先用仿真成功之后才實際接線的。但是最后的成品卻不一定與仿真時完全一樣，因為，再實際接線中有著各種各樣的條件制約著。而且，在仿真中無法成功的電路接法，在實際中因為芯片本

8、身的特性而能夠成功。所以，在設(shè)計時應(yīng)考慮兩者的差異，從中找出最適合的設(shè)計方法。通過這次學(xué)習(xí)，讓我對各種電路都有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應(yīng)該自己動手實際操作才會有深刻理解。6.2、設(shè)計建議我希望老師在我們動手制作之前應(yīng)先告訴我們一些關(guān)于所做電路的資料、原理，以及如何檢測電路的方法，還有關(guān)于軟件的方法。這樣會有助于我們進一步的進入狀態(tài)，完成設(shè)計。七、參考文獻1張延偉等.Verilog HDL程序設(shè)計實例詳解. 北京：人民郵電大學(xué)，2008年；2夏宇聞. verilog 數(shù)字系統(tǒng)設(shè)計教程. 北京：航天大學(xué)出版社，2004年；3張明.Verilog HDL實用教程.成都：電子科技大學(xué)出版社，1999年；4The Verilog Language Reference Manual.1955；5The IEEE Verilog 1364-200