基于FPGA占空比檢測(cè)系統(tǒng)

1、北華大學(xué)電子系統(tǒng)工程實(shí)習(xí)報(bào)告 基于FPGA的脈沖占空比測(cè)量系統(tǒng)設(shè)計(jì) 學(xué) 院：電氣信息工程學(xué)院專(zhuān) 業(yè)： 電子信息工程班 級(jí)： 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 實(shí)習(xí)日期： 2015.9.072015.9北華大學(xué)電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)目 錄1實(shí)習(xí)題目12實(shí)習(xí)目的與要求13實(shí)習(xí)內(nèi)容14 實(shí)習(xí)原理24.1Multisim 軟件24.2Quartus II 軟件24.3ModeSim軟件34.4UA741CN芯片35 系統(tǒng)硬件電路設(shè)計(jì)與程序流程設(shè)計(jì)35.1系統(tǒng)電壓放大硬件電路設(shè)計(jì)35.2系統(tǒng)軟件程序流程設(shè)計(jì)36 系統(tǒng)調(diào)試與仿真56.1實(shí)驗(yàn)步驟56.2系統(tǒng)仿真67實(shí)驗(yàn)結(jié)論與分析68實(shí)習(xí)心得89參考文獻(xiàn)8附錄程序代

2、碼及電路原理圖9附錄程序代碼9電路原理圖14PCB圖14實(shí)物圖15- 1 -北華大學(xué)電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)1實(shí)習(xí)題目基于FPGA矩形脈沖占空比測(cè)量系統(tǒng) 。2實(shí)習(xí)目的與要求在兩周的實(shí)習(xí)中，需掌握verilog語(yǔ)言的使用，提高模擬電路設(shè)計(jì)的能力，掌握FPGA器件基本使用方法，掌握波形發(fā)生器及示波器等儀器的使用方法，通過(guò)方案設(shè)計(jì)來(lái)對(duì)測(cè)量系統(tǒng)進(jìn)行逐步實(shí)現(xiàn)，最終完成實(shí)習(xí)。實(shí)習(xí)要求如下：1.被測(cè)信號(hào)為矩形波，頻率范圍為1Hz5MHz； 2.被測(cè)信號(hào)峰峰值電壓范圍為50mV1V； 3.被測(cè)脈沖信號(hào)占空比的范圍為10%90%； 4.顯示的分辨率為0.1%，測(cè)量相對(duì)誤差的絕對(duì)值不大于0.01。 系統(tǒng)框圖如圖2.1所示

3、：模擬電壓放大模塊占空比測(cè)量模塊按鍵啟動(dòng)模塊波形發(fā)生器數(shù)碼管顯示模塊顯示占空比Cnt2停止計(jì)數(shù)，計(jì)算占空比結(jié)束判斷被測(cè)信號(hào)是否有下降沿Cnt1停止計(jì)數(shù)，計(jì)算占空比圖2.1 系統(tǒng)架構(gòu)圖3實(shí)習(xí)內(nèi)容1.在模擬電路部分利用運(yùn)算放大器對(duì)50mV1V電壓進(jìn)行放大，所以需要設(shè)計(jì)出電壓放大電路，仿真完成后，并作出實(shí)物；2在數(shù)字電路部分利用quartus II 11.0軟件進(jìn)行設(shè)計(jì)，用verilog語(yǔ)言進(jìn)行編輯程序，用ModelSim進(jìn)行時(shí)序仿真，直至占空比測(cè)量滿(mǎn)足誤差位置；3在時(shí)序仿真完成后，加上按鍵控制，數(shù)碼管顯示模塊，BCD碼轉(zhuǎn)換模塊，在對(duì)管腳進(jìn)行正確分配后，下到FPGA中對(duì)系統(tǒng)進(jìn)行測(cè)試，在實(shí)際情況下對(duì)系

4、統(tǒng)進(jìn)行調(diào)試。4 實(shí)習(xí)原理4.1 Multisim 軟件Multisim是美國(guó)國(guó)家儀器（NI）有限公司推出的以Windows為基礎(chǔ)的仿真工具，適用于板級(jí)的模擬/數(shù)字電路板的設(shè)計(jì)工作。它包含了電路原理圖的圖形輸入、電路硬件描述語(yǔ)言輸入方式，具有豐富的仿真分析能力。使用Multisim交互式地搭建電路原理圖，并對(duì)電路進(jìn)行仿真。Multisim提煉了SPICE仿真的復(fù)雜內(nèi)容，無(wú)需懂得深入的SPICE技術(shù)就可以很快地進(jìn)行捕獲、仿真和分析新的設(shè)計(jì)，這也使其更適合電子學(xué)教育。通過(guò)Multisim和虛擬儀器技術(shù)，PCB設(shè)計(jì)工程師和電子學(xué)教育工作者可以完成從理論到原理圖捕獲與仿真再到原型設(shè)計(jì)和測(cè)試這樣一個(gè)完整的

5、綜合設(shè)計(jì)流程。4.2 Quartus II 軟件Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)

6、各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。Quartus II提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；Quartus II功能如下：芯片（電路）平面布局連線(xiàn)編輯；LogicLock增量設(shè)計(jì)方法，用戶(hù)可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑

7、延時(shí)分析；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。4.3ModeSim軟件Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶(hù)接口，為用戶(hù)加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。4.4UA741CN芯片

8、UA741CN（單運(yùn)放）是高增益運(yùn)算放大器，用于軍事，工業(yè)和商業(yè)應(yīng)用。這類(lèi)單片硅集成電路器件提供輸出短路保護(hù)和閉鎖自由運(yùn)作。具有廣泛的共同模式，差模信號(hào)范圍和低失調(diào)電壓調(diào)零能力與使用適當(dāng)?shù)碾娢弧? 系統(tǒng)硬件電路設(shè)計(jì)與程序流程設(shè)計(jì)5.1系統(tǒng)電壓放大硬件電路設(shè)計(jì)首先，利用Multisim軟件對(duì)電壓放大電路進(jìn)行仿真，根據(jù)仿真結(jié)果對(duì)電路進(jìn)行修改，同相放大電路如圖5.1所示，公式如5.1所示：Vi=Vp=Vn=(R1* Vo )/(R1+R2) （5.1）圖5.1同相發(fā)大電路圖然后根據(jù)電路圖對(duì)實(shí)物進(jìn)行制作，再進(jìn)行測(cè)試。5.2系統(tǒng)軟件程序流程設(shè)計(jì)系統(tǒng)軟件程序流程圖如圖5.2所示：數(shù)據(jù)初始化開(kāi)始否是判斷st

9、art=1否是判斷被測(cè)信號(hào)是否有下降沿Cnt1開(kāi)始計(jì)數(shù)Cnt2開(kāi)始計(jì)數(shù)判斷被測(cè)信號(hào)是否有上升沿否Cnt1停止計(jì)數(shù)，cnt2開(kāi)始計(jì)數(shù)否Cnt2停止計(jì)數(shù)，cnt1開(kāi)始計(jì)數(shù)判斷被測(cè)信號(hào)是否有下降沿判斷被測(cè)信號(hào)是否有上升沿Cnt2停止計(jì)數(shù)，算占空比顯示占空比是判斷被測(cè)信號(hào)是否有下降沿否否判斷被測(cè)信號(hào)是否有上升沿是是否Cnt1停止計(jì)數(shù),算占空比結(jié)束6 系統(tǒng)調(diào)試與仿真6.1實(shí)驗(yàn)步驟（1）打開(kāi)Quartus II，新建工程選擇文件存放位置，工程名設(shè)置截圖如圖6.1.1所示：圖6.1.1 工程名設(shè)置截圖（2）選擇好器件，最好不要默認(rèn)型號(hào)，器件選擇截圖如圖6.1.2所示：圖6.1.2 器件選擇截圖（3）本次實(shí)習(xí)

10、需要仿真，所以要關(guān)聯(lián)ModelSim，語(yǔ)言使用VerilogHDL，關(guān)聯(lián)ModelSim截圖如圖6。1.3所示：圖6.1.3 關(guān)聯(lián)ModelSim截圖（4）新建“*.v”文件進(jìn)行程序編寫(xiě)，編譯后成功后進(jìn)行testbench測(cè)試文件的編寫(xiě)，保存后進(jìn)行編譯，編譯成功后進(jìn)行仿真。6.2系統(tǒng)仿真仿真結(jié)果如圖6.2.1所示。高電平為1500ns，低電平為2260ns ，理論值為39.8%，實(shí)際測(cè)量值39.8%。圖6.2.1 仿真結(jié)果7實(shí)驗(yàn)結(jié)論與分析在基于FPGA矩形脈沖占空比測(cè)量系統(tǒng)中，模擬部分能通過(guò)50mv1v電壓放大到3.3v的放大，放大的電壓經(jīng)過(guò)管腳輸入FPGA進(jìn)行測(cè)試占空比，通過(guò)按鍵開(kāi)始啟動(dòng)測(cè)試

11、，并將測(cè)試結(jié)果顯示到數(shù)碼管上，精度為0.1%。表7.1測(cè)量誤差序號(hào)輸入電壓（V）頻率實(shí)際占空比（%）測(cè)量占空比（%）頻率誤差12.50.5HZ10.010.00.00090.090.00.00022.51HZ10.010.00.00090.090.00.00032.510HZ10.010.00.00090.090.00.00042.5500HZ10.010.00.00090.090.00.00052.51KHZ10.010.00.00090.090.00.00062.510KHZ10.010.10.01090.090.10.00172.5500KHZ10.010.30.03090.090.30

12、.00382.51MHZ10.011.00.10090.091.00.01192.53MHZ10.013.00.30090.093.00.033102.55MHZ10.015.00.50090.095.00.056當(dāng)然，在此測(cè)量系統(tǒng)中存在誤差，誤差如下：（1）波形發(fā)生器在產(chǎn)生波形時(shí)，產(chǎn)生誤差；（2）波形經(jīng)過(guò)模擬電路到FPGA過(guò)程中，存在噪聲干擾，此時(shí)用示波器顯示會(huì)出現(xiàn)少許毛刺；（3）由于FPGA是利用時(shí)鐘節(jié)拍進(jìn)行對(duì)信號(hào)的采集，例如，當(dāng)時(shí)鐘前一個(gè)上升沿采到低電平，后一時(shí)鐘上升沿采到高電平，就可以判斷被測(cè)信號(hào)有上升沿的到來(lái)，就在這一過(guò)程就存在誤差，誤差分析圖如圖7.1所示：Clk誤差被測(cè)信號(hào)被測(cè)信

13、號(hào)圖7.1 誤差分析圖為了減小以上存在的誤差，可以選用精度更好的波形發(fā)生器，適當(dāng)提高FPGA的主頻，提高模擬電路抗干擾能力，是測(cè)量系統(tǒng)精度提高。8實(shí)習(xí)心得在這兩周的實(shí)習(xí)過(guò)程中，我覺(jué)得對(duì)于占空比測(cè)量系統(tǒng)的設(shè)計(jì)，其硬件電路是在模電的基礎(chǔ)上設(shè)計(jì)的，主要是解決電壓放大問(wèn)題，鍛煉了模擬電路的分析能力，對(duì)芯片手冊(cè)的閱讀能力，也加強(qiáng)對(duì)電路焊制與布局的能力。而數(shù)字部分設(shè)計(jì)是一個(gè)很靈活的東西，它反映了你解決問(wèn)題的邏輯思維和創(chuàng)新能力。因此在整個(gè)設(shè)計(jì)過(guò)程中大部分時(shí)間是用在程序上面的。怎樣銜接各個(gè)模塊才是關(guān)鍵的問(wèn)題所在，這需要對(duì)FPGA的結(jié)構(gòu)很熟悉。一個(gè)好的設(shè)計(jì)架構(gòu)清晰的思路可以決定設(shè)計(jì)難易程度和實(shí)現(xiàn)精度，可以鞏固基

14、礎(chǔ)知識(shí)，提高實(shí)際項(xiàng)目實(shí)踐能力，本次電子系統(tǒng)設(shè)計(jì)實(shí)習(xí)全方面的鍛煉各種器件的使用能力以及知識(shí)運(yùn)用的靈活性，進(jìn)一步加強(qiáng)了團(tuán)隊(duì)合作的能力。通過(guò)這次設(shè)計(jì)，我懂得了學(xué)習(xí)的重要性，學(xué)會(huì)了堅(jiān)持和努力，在實(shí)訓(xùn)過(guò)程中我們可以掌握書(shū)本中沒(méi)有的技能，加強(qiáng)自身各方面的能力，為以后工作打下基礎(chǔ)。9參考文獻(xiàn)1 常本康精密低頻信號(hào)頻率與占空比測(cè)量電路的設(shè)計(jì)與應(yīng)用醫(yī)學(xué)研究生學(xué)報(bào)，2002（8）154.2 梁志國(guó)脈沖波形占空比的數(shù)字測(cè)量及不確定度分析航天計(jì)測(cè)技術(shù)，2004（2）：100260613 汪虹，李宏基于FPGA的等占空比任意整數(shù)分頻器的設(shè)計(jì)儀器與儀表，2002(1)：1004373.4 閻石.數(shù)字電子技術(shù)基礎(chǔ).第5版：

15、學(xué)位論文浙江：浙江大學(xué)，2010.附錄程序代碼及電路原理圖附錄程序代碼module pinlvji_top(clk,rst_n,clk_in,start,seg_data);input clk;input rst_n;input clk_in;input start;output 31:0 seg_data;wire start_biao;wire clk_1s;wire clkx;wire clk_biao_out;wire start_fsm;wire c0;wire 11:0 zhankongbi_out;my_pll my_pll_u(.inclk0(clk),.c0(c0);zhan

16、kongbi zhankongbi_u(.clk(c0),.rst_n(rst_n),.start_fsm(start_fsm),.clk_biao_out(clk_biao_out),.clk_biao_xia(clk_biao_xia),.cnt_zhan(zhankongbi_out);seg_v seg_v_u(.rst_n(rst_n), .clk(c0), .seg_data(seg_data),.hex(zhankongbi_out);endmodulemodule zhankongbi(clk,rst_n,start_fsm,clk_biao_out,clk_biao_xia,

17、cnt_zhan);/占空比模塊input clk;input rst_n;input start_fsm;/開(kāi)始標(biāo)志input clk_biao_out;/上升沿input clk_biao_xia;/下降沿output 11:0 cnt_zhan;/占空比值輸出reg 40:0 cnt1;reg 40:0 cnt2;reg 2:0 state;reg 40:0cnt;reg 41:0cnthh;reg biao;always (posedge clk)beginif(!rst_n) begincnt1 <= 0;cnt2 <= 0;state <= 0; cnt <

18、= 41'd0;cnthh <= 42'd0;biao <= 0;endelse case (state)0:beginif(clk_biao_out && start_fsm)/先上升沿beginstate <= 1;cnt1 <= cnt1 + 41'd1;biao <= 0;endelse if(clk_biao_xia && start_fsm)/先下降沿beginstate <= 4;cnt2 <= cnt2 + 41'd1;biao <= 0;endelse beginstate <= 0;biao <= 0;endend1:beginif(!clk_biao_xia )/下降沿begincnt1 <= cnt1 + 41'd1;state <= 1;endelsebegincnt2 <= cnt2 + 41'd1;state <= 2;endend2:beginif(clk_biao_out | !start_fsm)/上升沿begin/cnt_zhan <=(cnt1*10000)/(cnt1+cnt2);/計(jì)算占空比state <= 3;cnth