基于FPGA的自治型SPWM波形發(fā)生器的設計

1、基于FPGA的自治型SPWM波形發(fā)生器的設計摘 要：本文針對靜止補償器(STATCOM)對觸發(fā)脈沖信號的要求，設計了一種基于FPGA的正弦脈寬調(diào)制（SPWM)波形發(fā)生器。通過正弦調(diào)制波與三角載波的比較，產(chǎn)生了六路PWM脈沖信號。正弦調(diào)制波的產(chǎn)生采用查表法，但僅將1/4周期的正弦波數(shù)據(jù)存入FPGA內(nèi)部硬件所構造的ROM中，減少了系統(tǒng)的硬件開銷，仿真結果證明了本設計的正確性。關鍵詞：靜止補償器；SPWM；FPGA引言正弦脈寬調(diào)制（SPWM）技術在以電壓源逆變電路為核心的電力電子裝置中有著廣泛的應用，如何產(chǎn)生SPWM脈沖序列及其實現(xiàn)手段是PWM技術的關鍵。利用模擬比較法，對三角載波與正弦調(diào)制波進行比

2、較，即可產(chǎn)生SPWM脈沖；利用數(shù)字算法和定時邏輯，也可產(chǎn)生SPWM脈沖5。目前已有多種微處理器芯片（如80C196MC、TMS320F240等）本身集成有數(shù)字化PWM發(fā)生電路3。模擬方法簡單直觀，但與數(shù)字控制器接口不便，難以滿足復雜要求；數(shù)字方法結構靈活，尤其是微處理器內(nèi)置了PWM發(fā)生器的，使用更加方便。通常狀況下，微處理器通過定時中斷服務程序產(chǎn)生SPWM脈沖，在每個載波周期必須進行中斷處理，對處理速度要求較高，從而也限制了載波頻率進一步的提高，同時微處理器的處理任務也更加繁重。文獻1指出，微處理器中不確定的中斷響應會導致PWM脈沖的相位抖動。圖1 單相PWM波發(fā)生原理示意圖(略)FPGA以其

3、可靠性高、功耗低、保密性強等特點，在電子產(chǎn)品設計中得到廣泛的應用。作者針對靜止補償器（STATCOM）對SPWM脈沖發(fā)生器的特定要求，采用Altera公司的FLEX10K10芯片開發(fā)了一種專用SPWM波形發(fā)生器，微處理器只需在必要時改變逆變器PWM調(diào)制深度 即可，其余工作全由FPGA完成，從而大大減輕了CPU的負擔。SPWM發(fā)生原理針對靜止補償器的電路結構,要求SPWM發(fā)生器可以發(fā)出三相六路PWM脈沖信號，脈沖寬度應根據(jù)微處理器輸出的調(diào)制深度 來調(diào)節(jié)。如圖1所示，SPWM脈沖產(chǎn)生方法采用三角載波與正弦調(diào)制波比較的傳統(tǒng)方法，但是三角載波、正弦調(diào)制波和比較邏輯等均采用基于FPGA的數(shù)字化方法來實現(xiàn)

4、。圖2所示為該SPWM發(fā)生器的內(nèi)部邏輯結構?？偩€接口邏輯單元首先接收來自微處理器的調(diào)制深度 信號并鎖存，正弦調(diào)制波產(chǎn)生電路在同步信號作用下從正弦函數(shù)表讀取標準正弦信號幅值，與調(diào)制深度 相乘，得出正弦調(diào)制信號幅值。三角載波發(fā)生電路在同步信號作用下，通過可逆計數(shù)器，發(fā)出三角載波幅值。正弦調(diào)制波幅值與三角載波幅值進行比較，就可以產(chǎn)生出SPWM脈沖信號。邏輯設計SPWM脈沖發(fā)生器由微處理器總線接口電路、三角載波產(chǎn)生電路、正弦調(diào)制波產(chǎn)生電路、正弦函數(shù)表和比較控制電路等邏輯功能模塊組成?？偩€接口單元總線接口電路如圖2所示的微處理器接口電路部分。其中D0D7為數(shù)據(jù)總線，芯片選擇信號為CS，寫信號為WR，總線

5、地址選擇信號為A0A2。微處理器接口電路主要用于FPGA芯片接收來自微處理器的調(diào)制深度信號 。圖2 系統(tǒng)邏輯結構圖(略)三角載波發(fā)生器利用可逆計數(shù)器對系統(tǒng)時鐘進行計數(shù)。計數(shù)器先執(zhí)行加法，從0計數(shù)到255，再執(zhí)行減法計數(shù)從255到0，從而實現(xiàn)三角載波。三角載波的峰峰值為255。正弦調(diào)制波發(fā)生器正弦調(diào)制波幅值的調(diào)節(jié)三相正弦信號的產(chǎn)生針對靜止補償器主電路，需要產(chǎn)生出三個相位彼此互差120 的SPWM脈沖信號。而通過一個正弦函數(shù)表來發(fā)出三相正弦信號，不僅需要考慮三個正弦信號的起始相位，而且需要三個可逆計數(shù)器分別來控制查找正弦函數(shù)表。例如，在本設計中產(chǎn)生三個初相位為零，相位互差120 的三相正弦信號。如

6、圖3所示，A相首先從正弦函數(shù)表的地址0 開始累加讀起，當讀到地址90 處，再從地址90 處累減讀到地址0 處，這樣在A相可逆計數(shù)器的控制下，就可以得到周期為 的單向半波正弦信號；C相首先從正弦函數(shù)表的地址60 開始遞減讀起，當讀到地址0 處，再從地址0 處遞增讀到地址90 處，然后從地址90 處遞減讀到地址0 處，這樣在C相可逆計數(shù)器的控制下，就可以得到周期為 、初相位滯后A相60 的單向半波正弦信號；同理，B相從正弦函數(shù)表的地址60 開始累加讀起，在B相可逆計數(shù)器的控制下，就可以得到周期為 、初相位滯后C相60 的單向半波正弦信號。這樣，通過一個/frac 2周期的正弦函數(shù)表，就可以發(fā)出三個

7、相位互差60 、周期為 的單向半波正弦信號。然后，查出的數(shù)據(jù)經(jīng)過正弦調(diào)制波幅值調(diào)節(jié),使輸出的三個單向半波正弦幅值滿足設計的幅值調(diào)節(jié)要求后，再與三角載波進行比較，就可以得出三個相位互差120 的SPWM脈沖信號。由于三相正弦信號的產(chǎn)生在整個系統(tǒng)設計中非常關鍵，下面給出VHDL設計的主要程序。process(clk)variable m :integer range 511 downto 0beginif clkevent and clk=1then ；產(chǎn)生A相地址if SAdir=1 then ；SAdir為A相可逆計數(shù)器的標志位,當為1計數(shù)器遞增m:=1+melse m:=m-1; 當SAdi

8、r0，計數(shù)器遞減end ifA_Address=m; A_Address為A相對應查找內(nèi)部ROM表的地址值end ifend processprocess(clk)variable m, n :integer range 511 downto 0beginif clkevent and clk=1then； 產(chǎn)生C相地址if SCdir=0 thenm:=m+1;else n:=n-1;m:=341+n; C相首先從60 處開始遞減產(chǎn)生查表地址end if;C_ Address=m;end process;process(clk)variable m, n :integer range 511

9、 downto 0 ;beginif clkevent and clk=1then ；產(chǎn)生B相地址if SBCdir=1 thenn:=n+1;m:=341+n;保證B相首先從60 處開始遞增產(chǎn)生查表地址else m:=m-1;end if;B_ Address =m;end if;end process;process(Div_clk,AA,BB,CC,input)beginif Div_clkevent and Div_clk=1 then ;Div_clk為clk的分頻時鐘if AA=1 then ；AA為A相查表控制位,當為1 時,從ROM中取正弦值,q= A_ Address ; q

10、為ROM表對應正弦值的地址入口A_Data = *ROM_Data; 為輸入的調(diào)制深度，ROM_Data為ROM正弦表的正弦值PA=A_Data(14 downto 8); 除法運算，舍取最低8位實現(xiàn)elsif BB=1 then；AA為A相查表控制位,當為1 時,從ROM中取正弦值,q= B_ Address; PB=B_Data(14 downto 8); B_Data = *ROM_Data;elsif CC=1 thenq= C_ Address ; PC=C_Data(14 downto 8); C_Data = *ROM_Data;end if; end if;end proces

11、s;process(clk,flagA)beginif clkevent and clk=1 thenif flagA=1 then ；flagA為 A相同步信號控制位，flagA=1 表示當前A相正弦波處于正半周期A_Adjust =PA+1111111 ; 正半周期正弦調(diào)制波幅值調(diào)整elsif flagA=0 then ；flagA=1 表示當前A相正弦波處于處于負半周期A_Adjust =1111111- PA; 負半周期調(diào)幅end if;end if;End process;系統(tǒng)邏輯與時序功能仿真利用MAX+PlusII的波形仿真功能可以得到芯片輸入輸出仿真圖。Atlera公司的這種軟

12、件非常方便的提供了驗證方式。不但提供邏輯輸出的驗證,而且提供了時序的驗證,包括芯片內(nèi)部的各點之間的延時,以及競爭冒險現(xiàn)象的出現(xiàn)。圖3 三相正弦產(chǎn)生原理示意圖(略)圖4 圖5(略)圖4為輸入調(diào)制頻率為50Hz、調(diào)制深度為0.75時的三相六路SPWM波形，三相彼此相位互差120 。其中AH與AL為A相沒有加死區(qū)的上橋信號與下橋信號，后面以此類推。flagA、flagB和flagC為三相正弦同步信號，以保證三相六路數(shù)據(jù)嚴格按相互滯后120 的相位輸出。圖5為輸入調(diào)制頻率為50Hz、調(diào)制深度為0.25時的三相六路SPWM波形?？梢钥吹?，輸出的六路PWM信號與圖4相比，脈沖寬度有了明顯的改變。結束語本文

13、提出了一種利用FPGA產(chǎn)生PWM波的方案,并給出了具體的實現(xiàn)方法以及相應的PWM波發(fā)生框圖。該電路通過系統(tǒng)可編程芯片實現(xiàn),用硬件描述語言以及圖形輸入完成了整個功能模塊的全部設計工作，使得觸發(fā)電路更加可靠和穩(wěn)定，為高載波SPWM波形生成提供了一條快速實現(xiàn)的途徑。如果改變輸入時鐘的頻率以及相應的載波頻率,以此電路為核心,配合相應的外部保護電路與其它邏輯控制電路，完全可以應用于逆變系統(tǒng)中。參考文獻:1許強，等基于FPGA的三相PWM發(fā)生器J 電子技術應用，2001，27（1）：73742田杰，等基于FPGA的靜止補償器PWM脈沖發(fā)生器設計J電力系統(tǒng)自動化，2000，24（23）：47493Zbigniew Bielewicz，Leszek DebowskiA DSP and FPGA Based Integrated Controller Development Solutions for High Performance Electric DrivesProceedings of the IEEE International Symposium on Industrial Electronics，Warsaw，Poland，1996，2：6796844Shih-Liang Jung，Meng-Yueh ChangDesign