帶隙基準(zhǔn)電壓源設(shè)計(jì)解析

1、0 引 言基準(zhǔn)電壓是集成電路設(shè)計(jì)中的一個(gè)重要部分，特別是在高精度電壓比較器、數(shù)據(jù)采集系統(tǒng)以及AD和 DA轉(zhuǎn)換器等中，基準(zhǔn)電壓隨溫度和電源電壓波動(dòng)而產(chǎn)生的變化將直接影響到整個(gè)系統(tǒng)的性能。因此，在高精度的應(yīng)用場合，擁有一個(gè)具有低溫度系數(shù)、高電源電壓抑制的基準(zhǔn)電壓是整個(gè)系統(tǒng)設(shè)計(jì)的前提。 傳統(tǒng)帶隙基準(zhǔn)由于僅對(duì)晶體管基一射極電壓進(jìn)行一階的溫度補(bǔ)償，忽略了曲率系數(shù)的影響，產(chǎn)生的基準(zhǔn)電壓和溫度仍然有較大的相干性，所以輸出電壓溫度特性一般在20 ppm以上，無法滿足高精度的需要。基于以上的要求，在此設(shè)計(jì)一種適合高精度應(yīng)用場合的基準(zhǔn)電壓源。在傳統(tǒng)帶隙基準(zhǔn)的基礎(chǔ)上利用工作在亞閾值區(qū)MOS管電流的指數(shù)特性，提出一種

2、新型二階曲率補(bǔ)償方法。同時(shí)，為了盡可能減少電源電壓波動(dòng)對(duì)基準(zhǔn)電壓的影響，在設(shè)計(jì)中除了對(duì)帶隙電路的鏡相電流源采用cascode結(jié)構(gòu)外還增加了高增益反饋回路。在此，對(duì)電路原理進(jìn)行了詳細(xì)的闡述，并針對(duì)版圖設(shè)計(jì)中應(yīng)該的注意問題進(jìn)行了說明，最后給出了后仿真結(jié)果。l 電路設(shè)計(jì)11 傳統(tǒng)帶隙基準(zhǔn)分析通常帶隙基準(zhǔn)電壓是通過PTAT電壓和CTAT電壓相加來獲得的。由于雙極型晶體管的基一射極電壓Vbe呈負(fù)溫度系數(shù)，而偏置在相同電流下不同面積的雙極型晶體管的基一射極電壓之差呈正溫度系數(shù)，在兩者溫度系數(shù)相同的情況下將二者相加就得到一個(gè)與溫度無關(guān)的基準(zhǔn)電壓。傳統(tǒng)帶隙電路結(jié)構(gòu)如圖1所示，其中Q2的發(fā)射極面積為Q1和Q3的

3、m倍，流過Q1Q3的電流相等，運(yùn)算放大器工作在反饋狀態(tài)，以A，B兩點(diǎn)為輸入，驅(qū)動(dòng)Q1和Q2的電流源，使A，B兩點(diǎn)穩(wěn)定在近似相等的電壓上。假設(shè)流過Q1的電流為J，有：由于式(5)中的第一項(xiàng)具有負(fù)溫度系數(shù)，第二項(xiàng)具有正溫度系數(shù)，通過調(diào)整m值使兩項(xiàng)具有大小相同而方向相反的溫度系數(shù)，從而得到一個(gè)與溫度無關(guān)的電壓。理想情況下，輸出電壓與電源無關(guān)。然而，標(biāo)準(zhǔn)工藝下晶體管基一射極電壓Vbe隨溫度的變化并非是純線性的，而且由于器件的非理想性，輸出電壓也會(huì)受到電源電壓波動(dòng)的影響。其中，曲線隨溫度的變化主要取決于Vbe自身特性、集電極電流和電路中運(yùn)放的失調(diào)電壓，Vbe自身特性對(duì)曲率的影響最為嚴(yán)重，所以要獲得高性能

4、的帶隙基準(zhǔn)電壓，就必須對(duì)曲線的曲率進(jìn)行校正。在本設(shè)計(jì)中，針對(duì)Vbe的高階溫度特性進(jìn)行了補(bǔ)償，并通過引用共源共柵和反饋電路來優(yōu)化帶隙電路的電源電壓抑制特性。12 高性能帶隙基準(zhǔn)電路該設(shè)計(jì)的完整電路如圖2所示，M6M16電容C和電阻R4構(gòu)成運(yùn)算放大器；M1M5為放大器提供所需要的偏置電流；基本帶隙部分由M13M18， Q1Q3以及R1和R2組成；M19，M20，R3構(gòu)成二次曲率補(bǔ)償電路，M21M28構(gòu)成反饋放大反饋電路抑制電源波動(dòng)，M29M31完成電路的啟動(dòng)功能；最后由pwr實(shí)現(xiàn)電路的開關(guān)狀態(tài)。由文獻(xiàn)2可知，二次曲率的校正可以通過不同溫度系數(shù)的電阻來實(shí)現(xiàn)，即：由于R1和R3具有不同的溫度系數(shù)，對(duì)二

5、者比值用泰勒公式展開，有：式中：K1為R1的溫度系數(shù)，為正值；K3為R3的溫度系數(shù)，為負(fù)值。二者的溫度系數(shù)正負(fù)差異越大，曲率補(bǔ)償?shù)男Ч驮胶?。?dāng)MOS管的柵一源電壓接近于開啟電壓時(shí)，該MOS管就工作在亞閾值區(qū)。此時(shí)，流過管子的電流與柵一源電壓呈指數(shù)關(guān)系，其電流公式如下：式中：n為亞閾值斜率因子(1<n<3)；ID0是一個(gè)與工藝有關(guān)的參數(shù)。由圖2可知，由于流過M19的電流與M15，M17的電流相等，則有：由式(4)、式(6)式(8)整理得：由于m1/n>1，所以R3和R2的溫度系數(shù)差異得到了指數(shù)關(guān)系的放大，從而對(duì)Vbe3的二階溫度系數(shù)有了更好的補(bǔ)償效果，而且該特性只需要1個(gè)N型

6、MOS管實(shí)現(xiàn)，相對(duì)于文獻(xiàn)3來說，節(jié)省了電阻的占用面積，很適合在工程上使用。13 提高電源抑制電路與啟動(dòng)電路分析原則上來說，傳統(tǒng)的帶隙電路本身具有較好的電源抑制特性，其輸出電壓幾乎與電源電壓無關(guān)，但是目前工程上使用的MOS管大部分為亞微米器件，因而不可避免地產(chǎn)生二級(jí)效應(yīng)(主要是溝道長度調(diào)制效應(yīng)和體效應(yīng))，對(duì)流過MOS管的電流I產(chǎn)生影響。所以要得到一個(gè)精準(zhǔn)的基準(zhǔn)電壓，必須引入額外電路，提高電路的電源電壓抑制能力。在該設(shè)計(jì)中，除了采用cascode結(jié)構(gòu)外，額外增加了M21M28來實(shí)現(xiàn)對(duì)電源波動(dòng)的抑制，如圖2所示。帶隙的核心電路電壓由V1提供，當(dāng)電源電壓 VDD升高時(shí)，V1電平也將升高，同時(shí)由M21M

7、24感應(yīng)運(yùn)放兩個(gè)輸入節(jié)點(diǎn)電位差并將其進(jìn)一步放大，提升了M25的柵極電位，同時(shí)通過M26鏡相電流的增大，使流過M25的電流增大，降低了M25的等效輸出電阻，最終使V1電平降低。顯然放大器的增益越高，對(duì)電源波動(dòng)的抑制越好。由于電路存在兩個(gè)偏置點(diǎn)，為了保證電路的正常工作，加入了M29M31的啟動(dòng)電路。當(dāng)電源電壓接通時(shí)，可能出現(xiàn)各支路電流為零的情況，電路處于非正常工作狀態(tài)，此時(shí)輸出電壓也為0。由于M30和M31組成的反相器使M29的柵極電位變?yōu)楦?，故M29將導(dǎo)通并向電路注入電流，使電路啟動(dòng)恢復(fù)正常工作狀態(tài)，此時(shí)電路輸出電壓為高，M29柵極電位變?yōu)?，M29關(guān)斷，所以對(duì)電路正常工作不會(huì)產(chǎn)生影響。電路中p

8、wr主要控制電路的開關(guān)狀態(tài)，當(dāng)pwr接高低電平時(shí)，電路處于關(guān)開狀態(tài)。2 版圖設(shè)計(jì)最終版圖設(shè)計(jì)如圖3所示，在該設(shè)計(jì)中版圖設(shè)計(jì)需要注意的主要問題是保證器件之間的匹配和對(duì)稱，匹配的器件布局要緊湊，并盡可能保證周圍環(huán)境的一致性，例如，運(yùn)放的輸入差分對(duì)M8和M9、同材料電阻R1和R2等。因?yàn)檫\(yùn)放的失調(diào)對(duì)電路的性能影響較大。而電阻的失配也會(huì)對(duì)輸出電壓的溫度特性產(chǎn)生影響。另外，構(gòu)成電流鏡的MOS管之間保持對(duì)稱性在該設(shè)計(jì)中也是至關(guān)重要的。為了抑制溝道長度調(diào)制效應(yīng)，在該設(shè)計(jì)中， MOS管的溝道長度取工藝允許的最小長度的兩倍。最后，在面積和性能之間取一個(gè)折衷關(guān)系，將Q1與Q2的面積之比定為8：1。3 后仿真模擬結(jié)果該電路設(shè)計(jì)主要采用TSMC CMOS 018m工藝，使用Cadence Spectre進(jìn)行仿真，并用calibre完成版圖的參數(shù)提取。后仿真輸出電壓隨溫度的變化如圖4所示。從圖中可以看到，在溫度-40+120范圍內(nèi)，電壓僅變化O39 mV，溫度系數(shù)約為33 ppm?；鶞?zhǔn)電壓隨電源電壓的變化如圖5所示。電源電壓從2733 V變化范圍內(nèi)，輸出的基準(zhǔn)電壓變化在18V左右。4 結(jié) 語采用018m標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)了一個(gè)應(yīng)用于高精度要求場合的基準(zhǔn)電壓源，采用一種新的