數(shù)字電路分頻

1、以下考慮的分頻都是占空比為50%的。要是不要求占空比為50%將更加簡(jiǎn)單一些。使用的器件只有異或門(mén)和D觸發(fā)器，而且沒(méi)有使用觸發(fā)器的置位和清零，更加沒(méi)有使用鎖相環(huán)，電路反正是不難，相信熟悉數(shù)電的同學(xué)都能理解，也許實(shí)際信號(hào)可能會(huì)存在毛刺，但是用VERILOG HDL編寫(xiě)，在FPGA上實(shí)現(xiàn)，運(yùn)行效果良好(考研的同學(xué)考數(shù)電，問(wèn)我怎么奇數(shù)分頻，然后自己總結(jié)了些方法，要是使用其他門(mén)電路，不要求占空比，電路會(huì)簡(jiǎn)單很多)（獻(xiàn)給武漢工程大學(xué)10電子信息工程02班考數(shù)電的同學(xué))2、4、8、16 2N分頻，直接使用N個(gè)D觸發(fā)器級(jí)聯(lián)實(shí)現(xiàn)：原理：將D觸發(fā)器的/Q接到D，那么每來(lái)一次上升沿輸出端反轉(zhuǎn)一次，從而實(shí)現(xiàn)2分頻1、

2、3、7、15 2N-1分頻，直接使用N個(gè)D觸發(fā)器和一個(gè)異或門(mén)實(shí)現(xiàn)：原理：亦采用了D觸發(fā)器的二分頻原理，只是當(dāng)最高位為0時(shí)，時(shí)鐘上升沿觸發(fā)信號(hào)，當(dāng)最高位為1，采用的時(shí)鐘下降沿觸發(fā)，那么當(dāng)最中間的上升沿來(lái)了后最高位為1，那么緊接著的下降沿也會(huì)觸發(fā)信號(hào)，從而可以減少一個(gè)脈沖，使得實(shí)現(xiàn)2N-1次分頻（對(duì)電路的不同連接改變的是波形的相位）3分頻：15分頻：實(shí)質(zhì)上該電路后面階段都是二分頻，可見(jiàn)前面都是輸出信號(hào)的倍頻成分，因此對(duì)該電路而言，第三個(gè)觸發(fā)器輸出為7.5分頻，第二個(gè)輸出為3.75分頻，第一個(gè)為1.875分頻，當(dāng)然波形可能并不是一個(gè)規(guī)則的，只是說(shuō)在單位時(shí)間內(nèi)，脈沖數(shù)目有那么多任意偶數(shù)（N）分頻，可以

3、采用N/2個(gè)D觸發(fā)器：原理：將第一個(gè)觸發(fā)器的D接到最后一個(gè)觸發(fā)器的反向輸出端，其他的觸發(fā)器的D接到前級(jí)的正向輸出端，所有的時(shí)鐘信號(hào)接到一起（以下對(duì)6分頻為例說(shuō)明）使用三個(gè)D觸發(fā)器（當(dāng)然也可以使用3分頻后再二分頻，只是多個(gè)異或門(mén)）三個(gè)觸發(fā)器的輸出端Q0 Q1 Q2在每個(gè)上升沿后的波形：Q0 Q1 Q2 /Q20 0 0 11 0 0 11 1 0 11 1 1 00 1 1 00 0 1 00 0 0 1可見(jiàn)總共六個(gè)狀態(tài)，以Q作為輸出可以滿足六分頻要求，而且占空比為50%任意奇數(shù)（2*N-1）分頻可以使用采用N個(gè)D觸發(fā)器和一個(gè)異或門(mén)：原理：同上，將任意Q或/Q（僅僅只是相位不同）接到異或門(mén)一端，

4、時(shí)鐘接到異或門(mén)另外一端，異或門(mén)輸出作為總共的時(shí)鐘（也是采用在中間時(shí)，同時(shí)采集了一個(gè)脈沖的上下邊沿，從而減少了一個(gè)脈沖周期）5分頻為例說(shuō)明：對(duì)信號(hào)進(jìn)行半整數(shù)n.5分頻（n>=1, 1.5,2.5，3.5,·······）（因?yàn)檫@些信號(hào)倍頻后是原信號(hào)的奇數(shù)分頻，因此這些信號(hào)占空比不可能為50%）采用2組2n+1分頻（相位不能相同）后將兩個(gè)信號(hào)進(jìn)行異或可能輸出倍頻信號(hào)（相位相差90度，占空比1:1，相位相差180，輸出1，相位相差0，輸出0，此處關(guān)鍵是相位的問(wèn)題）1.5分頻舉例：也許以上方法會(huì)消耗過(guò)多的門(mén)電路：因此可以采用如下方法化簡(jiǎn)：1.5分頻： 或，1.5分頻：2.5分頻：3.5分頻：3.5分頻：（該電路最后輸出為7分頻，因此前級(jí)（第二個(gè)觸發(fā)器）輸出為3.5分頻，理論第一個(gè)觸發(fā)器的輸出是3.5的倍頻，即原信號(hào)1.75分頻，但是波形明顯不規(guī)則）（因