基于dspbuilder的數(shù)字濾波器設(shè)計方法

1、基于dspbuilder的數(shù)字濾波器設(shè)計方法    關(guān)鍵詞:dspbuilder;FPGA;數(shù)字濾波器數(shù)字濾波器應(yīng)用于修正或改變時域或頻域中信號的屬性,最普通的數(shù)字濾波器就是線性時間不變量(LTI)濾波器,LTI通過與輸入信號相互作用經(jīng)過線性卷積,表示為,其中f是濾波器的脈沖相應(yīng),x是輸入信號,而y是卷積輸出。線性卷積過程的正式定義為: yn=xnfn=xkfn-k=fkxn-k (1) 1模塊構(gòu)建及仿真 利用DSPbuilder進行濾波器算法設(shè)計,并進行仿真,需設(shè)置系統(tǒng)參數(shù),構(gòu)建信號處理模塊、信號源、頻譜分析及時波器等外圍模塊,以及仿真功能。 1.1設(shè)

2、置系統(tǒng)參數(shù) 在MATLAB中新建FIR_32tap_setup.m文件。 在其中設(shè)置如下: clock_freq = 100e6; sample_time = 1/clock_freq; clock_period = 1/(clock_freq*1e-9); fir_coeff = firpm(31,0 0.1 0.2 0.5*2,1 1 0 0); fir_coeff = round(fir_coeff.*(211-1); 點擊運行按鈕,并關(guān)閉編輯器。 1.2外圍激勵的設(shè)計 在simulink中新建FIR_32tap_ex2.mdl模塊。 Sine Wave 0.33及sine wave 0

3、.01分別產(chǎn)生兩個正弦波信號,經(jīng)過ADD模塊疊加后輸入Fir 32濾波器模塊中進行處理,處理前的信號頻譜可由input Spectrum觀察,處理后的結(jié)果由scope模塊顯示模擬波形,頻譜可由output Spectrum觀察。 1.3濾波器的設(shè)計 在FIR_32tap_ex2.mdl模塊中添加一個32 tap fir的子系統(tǒng),添加4個shift TAP 模塊到子系統(tǒng)中來。 設(shè)置加法器,在32 tap fir子系統(tǒng)中添加input recordingSubsystem模塊。 接下來進行乘、加部分的設(shè)計,在altera的運算列表中點擊Sum of Product添加乘累加模塊到32 TAP FI

4、R分系統(tǒng)模塊中來,乘累加器的構(gòu)造如下: q=a(0)C0 . a(i)Ci . a(n-1)Cn-1 q為輸出的值;a(i)為帶符號的整型輸入;Ci為帶符號的固定的系數(shù);n為系數(shù)個數(shù)的范圍18之間。 同時再復(fù)制一個同樣的模塊,但應(yīng)把 (C_i)的值改為:fir_coeff(9:16),在altera>-運算列表中添加Parallel Adder Subtractor block。 1.4功能性仿真 在FIR_32tap_ex2.mdl中添加testbench模塊,在運行simulink之后,雙擊testbench模塊將會看到testbench 設(shè)置界面。在該界面中依次運行Generate

5、 HDL,Run Simulink Run ModelsimCompare Results系統(tǒng)將自動把FIR_32tap_ex2.mdl模塊轉(zhuǎn)化為HDL代碼并在Modelsim中運行進行功能仿真。并將simulink輸出結(jié)果和Modelsim仿真結(jié)果進行對比。 在simulink輸出結(jié)果和Modelsim仿真結(jié)果對比報告中可見: Info:Comparing Simulink output against ModelSim simulation Info:Exact Match FIR_32tap_ex2_data_out.capture.msim Info:Exact Match FIR_3

6、2tap_ex2_filtered_out.capture.msim Info:Exact Match FIR_32tap_ex2_out_valid.capture.msim 1.5 采用硬件環(huán)在芯片上進行仿真 使用Singal Compiler將FIR_32tap_ex2.mdl編譯成FIR_32tap_ex2.qdf文件。然后在當前路徑下建立個新的模塊文件FIR_32tap_ex2_HIL.mdl在該文件中添加HIL塊。 定義時鐘,復(fù)位信號以及輸入、輸出引腳的信號的位數(shù)、類型和符號位等,并添加外部激勵信號。 將程序下載至芯片中去,運行后將在Matlab上將看到程序在FPGA 芯片實時處理下的情況。 圖1左為輸入的頻譜,圖1右為輸出頻譜,。在頻譜圖上可見輸入為33MHz和1MHz的正弦波混疊信號經(jīng)過濾波器, 33MHz信號被濾去,最后輸出了1MHz信號。至此,完成了DSPbuilder數(shù)字濾波器的設(shè)計的全流程。 2結(jié)語 采用Dspbuilder可大大提高設(shè)計效率,并且不需要對底層VHDL代碼的編寫,可以將精力專注于算法的設(shè)計上來。 參考文獻: 1 Uwe Meyer-Baese.Digital Signal Processing wit