上拉電阻、下拉電阻的原理和作用

1、上拉電阻、下拉電阻的原理和作用一.應(yīng)用EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)# l  e: z9 K+ F* Q" J7 R# D/ H0 _: g8 n( LPCB論壇1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。PCB論壇" : D; R; v% U- O0 Y3 r/ n4 _2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。4 4 S0 a- ; Q6 I3 P5

2、 ?  N% sPCB論壇網(wǎng)站( h# O r0 eEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。- t$ t2 k9 O8 i; M5 M: A PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)3 q- H' h2 . o1 u% 7 5 U5 6 T, LPCB論壇網(wǎng)站4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。. F' w& r0

3、 I$ _PCB論壇網(wǎng)站5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。% T3 k6 l5 f" ? MEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)( d% J9 I( Q6 : Z( v' XPCB論壇6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。PCB論壇網(wǎng)站% R6 A5 n5 B; l, u# D0 n1 b7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。7 l+ X* n" q7 s' f-

4、DPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)上拉電阻阻值的選擇原則包括:EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì): y0 9 f  % h+ w' x& LPCB論壇網(wǎng)站* C0 T- f! W0 t# d1 k5 : 3 1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。& a# z5 O' K3 TPCB論壇網(wǎng)站2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。6 c5 T

5、& |! E! L+ PEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。PCB論壇6 r! c  P- s Q3 y' c B. 9 H* , u9 B7 C; lPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)二.原理：PCB論壇4 l2 G8 8 h2 s, n4 R: N/ N: ; D. M! 4 r6 Q$ C! F9 pPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)上拉電

6、阻實(shí)際上是集電極輸出的負(fù)載電阻。不管是在開關(guān)應(yīng)用和模擬放大，此電阻的選則都不是拍腦袋的。工作在線性范圍就不多說了，在這里是討論的是晶體管是開關(guān)應(yīng)用，所以只談開關(guān)方式。找個(gè)TTL器件的資料單獨(dú)看末級(jí)就可以了，內(nèi)部都有負(fù)載電阻根據(jù)不同驅(qū)動(dòng)能力和速度要求這個(gè)電阻值不同，低功耗的電阻值大，速度快的電阻值小。但芯片制造商很難滿足應(yīng)用的需要不可能同種功能芯片做許多種，因此干脆不做這個(gè)負(fù)載電阻，改由使用者自己自由選擇外接，所以就出現(xiàn)OC、OD輸出的芯片。由于數(shù)字應(yīng)用時(shí)晶體管工作在飽和和截止區(qū)，對(duì)負(fù)載電阻要求不高，電阻值小到只要不小到損壞末級(jí)晶體管就可以，大到輸出上升時(shí)間滿足設(shè)計(jì)要求就可，隨便選一個(gè)都可以正常

7、工作。但是一個(gè)電路設(shè)計(jì)是否優(yōu)秀這些細(xì)節(jié)也是要考慮的。集電極輸出的開關(guān)電路不管是開還是關(guān)對(duì)地始終是通的，晶體管導(dǎo)通時(shí)電流從負(fù)載電阻經(jīng)導(dǎo)通的晶體管到地，截止時(shí)電流從負(fù)載電阻經(jīng)負(fù)載的輸入電阻到地，如果負(fù)載電阻選擇小點(diǎn)功耗就會(huì)大，這在電池供電和要求功耗小的系統(tǒng)設(shè)計(jì)中是要盡量避免的，如果電阻選擇大又會(huì)帶來信號(hào)上升沿的延時(shí)，因?yàn)樨?fù)載的輸入電容在上升沿是通過無源的上拉電阻充電，電阻越大上升時(shí)間越長(zhǎng)，下降沿是通過有源晶體管放電，時(shí)間取決于器件本身。因此設(shè)計(jì)者在選擇上拉電阻值時(shí)，要根據(jù)系統(tǒng)實(shí)際情況在功耗和速度上兼顧。EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)

8、計(jì).從IC(MOS工藝的角度,分別就輸入/輸出引腳做一解釋:1. 對(duì)芯片輸入管腳, 若在系統(tǒng)板上懸空(未與任何輸出腳或驅(qū)動(dòng)相接是比較危險(xiǎn)的.因?yàn)榇藭r(shí)很有可能輸入管腳內(nèi)部電容電荷累積使之達(dá)到中間電平(比如1.5V, 而使得輸入緩沖器的PMOS管和NMOS管同時(shí)導(dǎo)通, 這樣一來就在電源和地之間形成直接通路, 產(chǎn)生較大的漏電流, 時(shí)間一長(zhǎng)就可能損壞芯片. 并且因?yàn)樘幱谥虚g電平會(huì)導(dǎo)致內(nèi)部電路對(duì)其邏輯(0或1判斷混亂. 接上上拉或下拉電阻后, 內(nèi)部點(diǎn)容相應(yīng)被充(放電至高(低電平, 內(nèi)部緩沖器也只有NMOS(PMOS管導(dǎo)通, 不會(huì)形成電源到地的直流通路. (至于防止靜電造成損壞, 因芯片管腳設(shè)計(jì)中一般會(huì)加

9、保護(hù)電路, 反而無此必要.2. 對(duì)于輸出管腳:$   Y( y' _8 u7 f& m! NEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)1正常的輸出管腳(push-pull型, 一般沒有必要接上拉或下拉電阻.PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)/ B" R2 S2 T# W h; C$ C5 x  h2OD或OC(漏極開路或集電極開路型管腳,PCB論壇$ f0 l* Z, Y! ?" M( 5 r$ I8 Q這種類型的

10、管腳需要外接上拉電阻實(shí)現(xiàn)線與功能(此時(shí)多個(gè)輸出可直接相連. 典型應(yīng)用是: 系統(tǒng)板上多個(gè)芯片的INT(中斷信號(hào)輸出直接相連, 再接上一上拉電阻, 然后輸入MCU的INT引腳, 實(shí)現(xiàn)中斷報(bào)警功能.! T    * P( n$ ?; PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)其工作原理是: E+ Q% g; v/ % , LPCB論壇網(wǎng)站在正常工作情況下, OD型管腳內(nèi)部的NMOS管關(guān)閉, 對(duì)外部而言其處于高阻狀態(tài), 外接上拉電阻使輸出位于高電平(無效中斷狀態(tài); 當(dāng)有中斷需求時(shí), OD型管腳內(nèi)部的NMOS管接通, 因其

11、導(dǎo)通電阻遠(yuǎn)遠(yuǎn)小于上拉電阻, 使輸出位于低電平(有效中斷狀態(tài). 針對(duì)MOS 電路上下拉電阻阻值以幾十至幾百K為宜.PCB論壇9 o0 r T8 n( j, 網(wǎng)站&   m$ F$ F9 W( z& y上拉電阻：PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)8 |2 n/ E& T  M& w: ?% x2 1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。EDA365

12、PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)6 z7 k( P3 q0 t+ $ Y' A2、OC門電路必須加上拉電阻，才能使用。PCB論壇7 S4 O n/ r y2 L( o3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。8 K7 4 x$ l6 P* n7 y! S2 1 4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。7 G1 E+ L# c5 r9 L/ s0 U1 tPCB論壇5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能

13、力。PCB論壇# g# W% ( - B1 a* L X# 9 u6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。/ G m, z' : X0 8 w4 ePCB論壇7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)6 c' s2 F! |$ f9 ?- j6 7 5 Q1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。, w5 t3 Z1 c0 / C3 G/ OEDA365 P

14、CB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。0 k( Q6 L/ X* F  L0 m& f5 hPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)! P Q4 C8 U9 r( f以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理 " x' A: F9 o;

15、|$ V0 n- u, C$ q6 IEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)對(duì)上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級(jí)電路的輸入特性進(jìn)行設(shè)定，主要需要考慮以下幾個(gè)因素：PCB論壇網(wǎng)站; k; T# H  t4 K  a; w1 驅(qū)動(dòng)能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動(dòng)能力越強(qiáng)，但功耗越大，設(shè)計(jì)是應(yīng)注意兩者之間的均衡。% j9 x5 W$ J6 A; p& g$ F8 e5 GPCB論壇網(wǎng)站2 下級(jí)電路的驅(qū)動(dòng)需求。同樣以上拉電阻為例，當(dāng)輸出高電平時(shí)，開關(guān)管斷

16、開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級(jí)電路提供足夠的電流。8 X% M' o1 C& S4 v9 PCB論壇網(wǎng)站3 高低電平的設(shè)定。不同電路的高低電平的門檻電平會(huì)有不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時(shí)，開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)/ U. u  y0 N2 f  w7 n4 頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級(jí)之間的電容和下級(jí)電路之間的輸入電容會(huì)形成RC延遲，電阻越大，延遲

17、越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。PCB論壇網(wǎng)站/ t" I# " Q- p/ 1 下拉電阻的設(shè)定的原則和上拉電阻是一樣的。EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)$ P4 f/ v, H9 d% z1 k! P1 u3 _OC門輸出高電平時(shí)是一個(gè)高阻態(tài)，其上拉電流要由上拉電阻來提供，設(shè)輸入端每端口不大于100uA,設(shè)輸出口驅(qū)動(dòng)電流約500uA，標(biāo)準(zhǔn)工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平；2V(高電平門限值。PCB論壇% B9 ( Y/ y( s$ Q選上拉電阻時(shí)：PCB論壇論壇

18、|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì): I& ; j; z9 ?- H'   P: o+ T500uA x 8.4K= 4.2即選大于8.4K時(shí)輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅(qū)動(dòng)電流較大，則阻值可減小，保證下拉時(shí)能低于0.8V即可。, ?0 p. J, j* H7 w, n# & 7 MPCB論壇網(wǎng)站當(dāng)輸出高電平時(shí)，忽略管子的漏電流，兩輸入口需200uA200uA x15K=3V即上拉電阻壓降為3V，輸出口可達(dá)到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS

19、門的可參考74HC系列& E9 d8 k  s3 dPCB論壇設(shè)計(jì)時(shí)管子的漏電流不可忽略，IO口實(shí)際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時(shí)要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級(jí)聯(lián)的輸入口，高于低電平門限值就不可靠了）                                 &#

20、160;   s8 d8 f+ T: k. L, K- sPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)在數(shù)字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。 : j. u. b% t. V/ k8 uEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)1. 電阻作用： 4 n A- n9 q5 x7 , z: l0 p; + q& z1 EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)l 接電組就是為了防止輸入端懸空 PCB論壇

21、論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)! y4 6 u* c; R" D* c s* W9 Ll 減弱外部電流對(duì)芯片產(chǎn)生的干擾 1 n1 2 O' e, E3 REDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)l 保護(hù)cmos內(nèi)的保護(hù)二極管,一般電流不大于10mA 0 m, W, 0 R' t/ U+ N  0 # # VEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)l 上拉和下拉、限流 3 R K# r# y2

22、 G  7 w D3 e- ; Yl 1. 改變電平的電位，常用在TTL-CMOS匹配   2. 在引腳懸空時(shí)有確定的狀態(tài) EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)  t& e' Y+ V! G8 u/ _2 k7 q" d3.增加高電平輸出時(shí)的驅(qū)動(dòng)能力。 7 Q 3 T8 f+ G" kPCB論壇網(wǎng)站4、為OC門提供電流 5 m5 C9 A9 W& v; W3 F2 FPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|

23、PI|EMC仿真設(shè)計(jì)l 那要看輸出口驅(qū)動(dòng)的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。 l 如果有上拉電阻那它的端口在默認(rèn)值為高電平你要控制它必須用低電平才能控制如三態(tài)門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之， % a5 , M, a2 Q8 F: m3 ul 尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態(tài),以免發(fā)生意外,比如,在電機(jī)控制中,逆變橋上下橋臂不能直通,如果它們都用同一個(gè)單片機(jī)來驅(qū)動(dòng),必須設(shè)置初始狀態(tài).防止直通!+ Y, k$ U1 k3 i+ V  W#

24、 aPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)2、定義： + # r/ E1 l0 x- aPCB論壇l 上拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在高電平！電阻同時(shí)起限流作用！下拉同理！ 2 l; 3 M2 O& f" d8 X- O7 fl 上拉是對(duì)器件注入電流，下拉是輸出電流 PCB論壇 - o: k; k1 p# ; x6 Sl 弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分 ( b! c8 H  W9 j. A2 W" L- w6 W6 tPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI

25、|PI|EMC仿真設(shè)計(jì)l 對(duì)于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)/ . q7 I1 G% p! ?$ x* D e! X3、為什么要使用拉電阻： - H8 F9 : n6 B6 R; ! W% Ql 一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。 * t5 g' E1 A0 e5 w: Y4 oPCB論壇網(wǎng)站l

26、數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài)，可以通過上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定！ l 一般說的是I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接，I/O端口的輸出類似與一個(gè)三極管的C，當(dāng)C接通過一個(gè)電阻和電源連接在一起的時(shí)候，該電阻成為上C拉電阻，也就是說，如果該端口正常時(shí)為高電平，C通過一個(gè)電阻和地連接在一起的時(shí)候，該電阻稱為下拉電阻，使該端口平時(shí)為低電平，作用嗎： PCB論壇網(wǎng)站: a+ x' k# B' e0 7 |l 上拉電阻是用來解決總線驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說法是拉電流，

27、下拉電阻是用來吸收電流的，也就是你同學(xué)說的灌電流: g, S/ C0 |, b4 I0 R+ BEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì); _+ |5 T5 K1 E4 G5 ; g8 M, n+ e  N3 h電阻在選用時(shí)，選用經(jīng)過計(jì)算后與標(biāo)準(zhǔn)值最相近的一個(gè)！ EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)7 y+ " P/ R$ sP0為什么要上拉電阻原因有： / Q( , L+ X- t; Q$ 1. P0口片內(nèi)無上拉電阻   y

28、6 R8 l5 t, Y! t0 a$ d2. P0為I/O口工作狀態(tài)時(shí)，上方FET被關(guān)斷，從而輸出腳浮空，因此P0用于輸出線時(shí)為開漏輸出。 PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)' Q' |$ N/ a6 f3 y  o, - g3. 由于片內(nèi)無上拉電阻，上方FET又被關(guān)斷，P0輸出1時(shí)無法拉升端口電平。 , S( r% H0 x0 a; + c0 IP0是雙向口，其它P1，P2，P3是準(zhǔn)雙向口。 EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)' A0

29、 u4 H- H- r9 s2 ! v* F/ u不錯(cuò)準(zhǔn)雙向口是因?yàn)樵谧x外部數(shù)據(jù)時(shí)要先“準(zhǔn)備”一下，為什么要準(zhǔn)備一下呢？ 2 i: r' H8 h9 9 aPCB論壇單片機(jī)在讀準(zhǔn)雙向口的端口時(shí)，現(xiàn)應(yīng)給端口鎖存器賦1，目的是使FET關(guān)斷，不至于因片內(nèi)FET導(dǎo)通使端口鉗制在低電平。 PCB論壇網(wǎng)站. p" z, l- b9 v+ M9 l- A上下拉一般選10k！ 1 v* J# T2 Y* v: Q  |! e' KPCB論壇芯片的上拉/下拉電阻的作用 5 I+ 7 H! w* w" D  zPCB論壇網(wǎng)站最常見的用途是

30、,假如有一個(gè)三態(tài)的門帶下一級(jí)門.如果直接把三態(tài)的輸出接在下一級(jí)的輸入上,當(dāng)三態(tài)的門為高阻態(tài)時(shí),下一級(jí)的輸入就如同漂空一樣.可能引起邏輯的錯(cuò)誤,對(duì)MOS電路也許是有破壞性的.所以用電阻將下一級(jí)的輸入拉高或拉低,既不影響邏輯又保正輸入不會(huì)漂空. 1 N5 e$ N9 y8 F# _, H& C* rEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)改變電平的電位，常用在TTL-CMOS匹配； 在引腳懸空時(shí)有確定的狀態(tài)； 為OC門的輸出提供電流； 作為端接電阻； 在試驗(yàn)板上等于多了一個(gè)測(cè)試點(diǎn)，特別對(duì)板上表貼芯片多的更好，免得割線； 嵌位； &#

31、39; A0 x/ d/ M2 3 P$ n& u: T0 I3 / f9 X上、下拉電阻的作用很多，比如抬高信號(hào)峰峰值，增強(qiáng)信號(hào)傳輸能力， 防止信號(hào)遠(yuǎn)距離傳輸時(shí)的線上反射，調(diào)節(jié)信號(hào)電平級(jí)別等等！當(dāng)然還有其他的作用了具體的應(yīng)用方法要看在什么場(chǎng)合，什么目的，至于參數(shù)更不能一概而定，要看電路其他參數(shù)而定，比如通常用在輸入腳上的上拉電阻如果是為了抬高峰峰值，就要參考該引腳的內(nèi)阻來定電阻值的！另外，沒有說輸入加下拉，輸出加上拉的，有時(shí)候沒了某個(gè)目的也可能同時(shí)既有上拉又有下拉電阻的！ EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)+ S* *

32、0 5 U  3 y! o! . h& Q# P加接電源電阻上拉 對(duì)于漏極開路或者集電極開路輸出的器件需要加上拉電阻才可能工作。另外，普通的口，加上拉電阻可以提高抗干擾能力，但是會(huì)增加負(fù)載。 8 z6 t4 s; e5 s& J1 OPCB論壇電源：+5V PCB論壇# j# 0 _$ z  J: L6 $ q普通的直立LED， EDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì), C2 W, Q: w5 R! u$ * |6 E4 J, I共八個(gè)，負(fù)極分別接到一個(gè)大片子的管腳上， 9 z+

33、 M% N" f1 W; $ P$ B1 M/ Q; UPCB論壇網(wǎng)站用多大的上拉電阻合適？ 謝謝指教！ 一般LED的電流有幾個(gè)mA就夠了，最大不超過20mA，根據(jù)這個(gè)你就應(yīng)該可以算出上拉電阻值來了。 ' e( i$ b, F& ?5 UPCB論壇網(wǎng)站保獻(xiàn)起見，還是讓他拉吧，(5-0.7/10mA=400ohm,差不多吧,不放心就用2k的 奇怪，新出了管壓0.7V的LED了嗎？據(jù)我所知好象該是1.5V左右。我看幾百歐到1K都沒太大問題，一般的片子不會(huì)衰到10mA都抗不住吧？ PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)9 b,

34、I% ' L i% d7 E( G Y# u上拉電阻的作用：6N137的的輸出三極管C極，如果沒有上拉電阻，則該引腳上的電平不會(huì)發(fā)生隨B極電平的高低變化。原因是它沒有接到任何電源上。如果接上了上拉電阻，則B極電平為高時(shí)，C極對(duì)地導(dǎo)通(相當(dāng)于開關(guān)接通，C極的電壓就變低；如B極電壓為低，則C極對(duì)地關(guān)斷，C極的電壓就升到高電平。為就是上面說的“將通斷轉(zhuǎn)換成高低電平”。你說的51與此圖有一定的不同，參照著去理解吧。另外，一般地，C極低電平時(shí)器件從外部吸入電流的能力和高電平時(shí)向外部灌出電流的能力是不一樣的。器件輸出端常有Isink和Isource兩個(gè)參數(shù)，且前者往往大于后者。 : I/ q&qu

35、ot; _. S# ! H- e" u2 J( |0 fPCB論壇網(wǎng)站下拉電阻的作用：所見不多，常見的是接到一個(gè)器件的輸入端，多作為抗干擾使用。這是由于一般的IC的輸入端懸空時(shí)易受干擾或器件掃描時(shí)有間隙泄漏電壓而影響電路的性能。后者，我們?cè)谀撑O(shè)備中曾碰到過。 ! , - B" 7 F* U- I3 f7 iPCB論壇上拉電阻的阻值主要是要顧及端口的低電平吸入電流的能力。例如在5V電壓下，加1K上拉電阻，將會(huì)給端口低電平狀態(tài)增加5mA的吸入電流。在端口能承受的條件下，上拉電阻小一點(diǎn)為好。 / 6 R0 ?# b- 9 B! U/ QPCB論壇提高負(fù)載能力、提高直流工作電平

36、" f ; i2 z1 Z% Z. v4 aPCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)無信號(hào)是給電路提供確定的電平。 - s6 A: n ! bEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)上拉 一端接vcc，一端接在引腳上 4 I5 G- Z r7 m& P* K  o$ ?下拉：一端接gnd，一端接在引腳上上下拉電阻的詳細(xì)說明拉電流輸出和灌電流輸出PCB論壇網(wǎng)站, W8 M& - G3 h  0 X* 9 I, R9 v9 w2 n

37、8 8 U5 w1 V9 hEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)PCB論壇: M& u, _, ?& 7 + - 9 J! y' % f5 V2 CEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)& X+ ?4 f0 O8 p& I          在使用數(shù)字集成電路時(shí)，拉電流輸出和灌電流輸出是一個(gè)很

38、重要的概念，例如在使用反向器作輸出顯示時(shí)，圖1是拉電流，即當(dāng)輸出端為高電平時(shí)才符合發(fā)光二極管正向連接的要求，但這種拉電流輸出對(duì)于反向器只能輸出零點(diǎn)幾毫安的電流用這種方法想驅(qū)動(dòng)二極管發(fā)光是不合理的（因發(fā)光二極管正常工作電流為510mA。0 1 C( . R9 c- m6 FPCB論壇網(wǎng)站      圖2為灌電流輸出，即當(dāng)反向器輸出端為低電平時(shí)，發(fā)光二極管處于正向連接情況，在這種情況下，反向器一般能輸出510mA的電流，足以使發(fā)光二極管發(fā)光，所以這種灌電流輸出作為驅(qū)動(dòng)發(fā)光二極管的電路是比較合理的。因?yàn)榘l(fā)光二極管發(fā)光時(shí)，電流是由電源+5V通過限流電阻R、發(fā)光二

39、極管流入反向器輸出端，好像往反向器里灌電流一樣，因此習(xí)慣上稱它為“灌電流”輸出。+ F+ U& v0 Q8 J' n!   ' F1 o; r! 0 BPCB論壇0 q4 h2 A8 T$ JPCB論壇網(wǎng)站        在數(shù)字電路中我們經(jīng)?？梢钥吹缴?、下拉電阻。PCB論壇網(wǎng)站* r( z+ Y7 f+ E# l. c. * . 一、定義：6 # m4 ! T, uEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)      

40、;  1、上拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在高電平！電阻同時(shí)起限流作用！下拉同理！+ y# V/ e/ k3 N        2、上拉是對(duì)器件注入電流，下拉是輸出電流, e. p r, I, 9 y6 SPCB論壇網(wǎng)站        3、弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分PCB論壇4 d/ D8 S8 u+ R        4、對(duì)于非集電極（或漏極）開路輸出型電路（如普通門電路

41、）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。 PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì). K" I3 |4 W+ 二、拉電阻作用：0 r# V; ; S, p4 I" H- Q% rPCB論壇       1、一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)/ O1 H2 / d- q*

42、- u1 7 ?4        2、數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài)，可以通過上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定！      3、一般說的是I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接，I/O端口的輸出類似與一個(gè)三極管的C，當(dāng)C接通過一個(gè)電阻和電源連接在一起的時(shí)候，該電阻成為上C拉電阻，也就是說，如果該端口正常時(shí)為高電平，C通過一個(gè)電阻和地連接在一起的時(shí)候，該電阻稱為下拉電阻，使該端口平時(shí)為低電平，作用嗎：比如：當(dāng)一個(gè)接

43、有上拉電阻的端口設(shè)為輸如狀態(tài)時(shí)，他的常態(tài)就為高電平，用于檢測(cè)低電平的輸入。PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)$ G6 3 F! r4 n9 x( O. w2       4、上拉電阻是用來解決總線驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是我們通常所說的灌電流PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì). Q! |  o0 g      5、接電組就是為了防止輸入端懸空EDA

44、365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)+ A4 J m& O! m* _* S+ h      6、減弱外部電流對(duì)芯片產(chǎn)生的干擾PCB論壇網(wǎng)站% r: t, k5 & i; t' X3 J  V      7、保護(hù)cmos內(nèi)的保護(hù)二極管,一般電流不大于10mA9 X- a' L, e0 C+ v6 B  ' i* y2 KEDA365 PCB論壇網(wǎng)站|PCB layout設(shè)計(jì)|高速P

45、CB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)      8、通過上拉或下拉來增加或減小驅(qū)動(dòng)電流( L  X, ?7 L5 H0 H$ m+ T& s      9、改變電平的電位，常用在TTL-CMOS匹配' n6 ' c1 ! PCB論壇網(wǎng)站     10、在引腳懸空時(shí)有確定的狀態(tài). O8 J# . f; - F0 Q5 k/ o' EPCB論壇網(wǎng)站     11、增加高電平輸出時(shí)的驅(qū)動(dòng)能力

46、。     12、為OC門提供電流/ o4 y7 C6 _- T. L2 ' N- iPCB論壇網(wǎng)站三、上拉電阻應(yīng)用原則：     1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。     2、OC門電路必須加上拉電阻，才能使用。  B+ U- O! |8 o7 n  1 s4 s3 DEDA365 PCB論

47、壇網(wǎng)站|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì)     3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。! |. b/ R3 m  D1 FPCB論壇     4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。PCB論壇- Z. P# _3 i8 : |0 p  M     5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信

48、號(hào)的噪聲容限增強(qiáng)抗干擾能力。+ x C6 ( B: I. D+ sPCB論壇網(wǎng)站     6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。PCB論壇, ?6 U1 C# t0 S: + u     7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。     8、在數(shù)字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。PCB論壇論壇|PCB layout設(shè)計(jì)|高速PCB設(shè)計(jì)|SI|PI|EMC仿真設(shè)計(jì). H- W( I# N' ' 0 # x W' c四、上拉電阻阻值選擇原則:5 y( J  B, Y1 Q/ S6 t! R+ DPCB論壇     1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2 t, b9 $ E% S8 X! N' W     2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠?。浑娮栊?，電流大。     3、對(duì)于高速電