電子行業(yè)-集成電路的應(yīng)用過(guò)程(ppt 69頁(yè)).ppt

第5章常用時(shí)序集成電路及其應(yīng)用，第1節(jié)計(jì)數(shù)器、第2節(jié)寄存器、第3節(jié)序列碼發(fā)生器、第4節(jié)時(shí)序模塊的應(yīng)用，總結(jié)為第1節(jié)計(jì)數(shù)器、進(jìn)位方式分為同步和異步計(jì)數(shù)器。 進(jìn)位方式分為類型2、類型10、任意類型計(jì)數(shù)器。 根據(jù)邏輯功能，分為加法、減法和可逆計(jì)數(shù)器。 根據(jù)集成度，分為小規(guī)模和中規(guī)模的綜合計(jì)數(shù)器。輸入脈沖數(shù)、計(jì)數(shù)器的分類、動(dòng)畫(huà)計(jì)數(shù)器、部分常用集成計(jì)數(shù)器、第1節(jié)計(jì)數(shù)器、4位二進(jìn)制同步計(jì)數(shù)器、第1節(jié)計(jì)數(shù)器、4位二進(jìn)制可逆計(jì)數(shù)器、中型異步計(jì)數(shù)器、1，4位二進(jìn)制同步計(jì)數(shù)器、(2)4位二進(jìn)制同步計(jì)數(shù)器(1)4位二進(jìn)制同步計(jì)數(shù)器74161 (74161/74163擴(kuò)展，(1)4位二進(jìn)制同步計(jì)數(shù)器74161，內(nèi)部包括四個(gè)主從JK觸發(fā)器和控制電路。 邏輯符號(hào)：CO，CP，符號(hào)的LD端子有效時(shí)，該端子的引線低時(shí)，時(shí)鐘CP的上升沿時(shí)，把輸入端子的數(shù)字發(fā)送給輸出端子。 同步預(yù)設(shè)。 時(shí)鐘輸入信號(hào)用CP表示。 啟用、CP的上升沿、CTT和CTP時(shí)，將計(jì)數(shù)器加1。 CTP、CTT :可用作能量端和多級(jí)聯(lián)。 當(dāng)Q3Q2Q1Q0=1111時(shí)，如果ctt=1，則控制輸出端CO輸出處于有效高電平。，CO，74161，r，LD，CTT，CTP，CP，Q0Q1Q2Q3，D0D1D2D3，CO，74161外部讀取功能端子排列圖，(1)4位二進(jìn)制同步計(jì)數(shù)器74161，74161功能表，和USEIEEE.std_logic_arith.all； ENTITYv74LS161ISPORT(CP，CR_L，LD_L，CTP，CTT:INSTD_LOGIC )； d : in unsigned (3down to0) q : out unsigned (3down to0) co : out STD _ logic； ENDv74LS161； architecture v 74 ls 161 _ archofv 74 ls 161 issi liq : unsigned (3下載到0 ) begin process (CP、CTT、CR_L )，中間信號(hào)IQ是為了交換中間數(shù)據(jù)。 如果使用直接輸出q，則經(jīng)界定的輸出必須是緩沖器而不是輸出。 (1)4位二進(jìn)制同步計(jì)數(shù)器74161、begini FCR _ l=0then IQ0； ENDIF； if (CPeventntandc=1) thenif LD _ l=0then IQ=d； elsif (cttandctp )=1then IQ=IQ1endif； if (IQ=15 ) and (CTT=1) then co=1else co=0endif； ENDIF； Q=IQ； 結(jié)束流程； ENDv74LS161_arch； 此外，CR_L表示零清零信號(hào)，并且低電平有效。 CP啟動(dòng)有效。 (2)4比特二進(jìn)制同步計(jì)數(shù)器74163、74163菜單、74161菜單、咖啡、(1)外讀取排列與74161相同。 (2)位置數(shù)、計(jì)數(shù)、保持功能與74161相同。 (3)歸零功能與74161不同。 (3)根據(jù)(1)所述的同步預(yù)設(shè)方法，其中，將4位二進(jìn)制同步計(jì)數(shù)器進(jìn)行比較，以使同步預(yù)設(shè)保持計(jì)數(shù)、同步預(yù)設(shè)保持計(jì)數(shù)、異步零復(fù)位同步零復(fù)位和任意模式m下的計(jì)數(shù)器連接到計(jì)數(shù)器74163功能擴(kuò)展、1、狀態(tài)表計(jì)數(shù)輸出NQ3q2q 0001101011210031010116100710181109111，例如1:設(shè)計(jì)了M=10的計(jì)數(shù)器。 方法1:采用后十種狀態(tài)，CO=1，0，CO，CP，f，1，1，f/10，例如2:同步預(yù)設(shè)法設(shè)計(jì)M=24計(jì)數(shù)器。，0001，1000，0，1000，0000，(24)10=(11000)2，初始狀態(tài)： 00000001，終止?fàn)顟B(tài)： 00011000，0000，1000，連接在任意模式m上的計(jì)數(shù)器，(1) (2)反饋清除法、(3)多次預(yù)設(shè)法、(74161/74163功能擴(kuò)展，例3:分析圖示的電路的功能。， 0000100012001030011401005010160525352535253525352535253525352535253525352535253525352535253525352535253525352535253525352535253525352535253525352535253 52535253525352535353535353535353535353535353535353535353535353535353535353535353535353535353535353535353535353 (3)多次預(yù)設(shè)方法、(74161/74163功能擴(kuò)展、， 設(shè)計(jì)用，201010110401151000，71101811091111，10100，61100，例如VHDL語(yǔ)言多次預(yù)置的十進(jìn)制電路。 LIBRARYIEEE； USEIEEE.STD_LOGIC_1164.ALL； USEIEEE.STD_LOGIC_UNSIGNED.ALL； 實(shí)體計(jì)數(shù)10is； 端口(clk : instd _ logic； date _ out : out STD _ logic _ vector (3down to0)結(jié)束計(jì)數(shù)10； 設(shè)計(jì)用VHDL語(yǔ)言多次預(yù)置的十進(jìn)制回路。watuntilclkeventntandclk=1if temp=“1111”then temp=“0000”elsif temp (2)=0then temp (2down to0) :=“100”) else temp :=temp 1； ENDIF； DATE_OUT=TEMP； 另外，當(dāng)計(jì)數(shù)為Q2=0的狀態(tài)時(shí)，成為設(shè)定數(shù)狀態(tài)，在下一脈沖到來(lái)之后，成為設(shè)定q2q1q0=100，Q3不變化。 否則，按8421代碼計(jì)數(shù)。 計(jì)數(shù)到1111的狀態(tài)時(shí)，下一個(gè)脈沖返回0000的狀態(tài)。 當(dāng)多個(gè)同步計(jì)數(shù)器構(gòu)成同步計(jì)數(shù)鏈時(shí)，可以使用計(jì)數(shù)控制側(cè)CTT和CTP來(lái)傳輸進(jìn)位信號(hào)。 (4)同步計(jì)數(shù)器的級(jí)聯(lián)、3，中規(guī)模非同步計(jì)數(shù)器，2，4比特二進(jìn)制可逆計(jì)數(shù)器，1，4比特二進(jìn)制同步計(jì)數(shù)器，第二節(jié)計(jì)數(shù)器，3和G3相關(guān)聯(lián)。 DA:數(shù)據(jù)輸入，從上位下位開(kāi)始。 QDQA:數(shù)據(jù)輸出，從高位開(kāi)始。 1 .在邏輯符號(hào)、2，4位二進(jìn)制可逆計(jì)數(shù)器74193，R=1的情況下，高電平有效，輸出為0。 如果DN在高電平有效，則在UP上升沿時(shí)加1進(jìn)行計(jì)數(shù)。 相反，如果UP高電平有效，則在存在DN的上升沿時(shí)減去1計(jì)數(shù)。 即，2個(gè)時(shí)鐘輸入。 當(dāng)減小到最小值時(shí)，產(chǎn)生可逆位信號(hào)QCB=0。當(dāng)減小到最大值時(shí)，可逆位信號(hào)QCC=0、74193的功能表、2，4位計(jì)數(shù)器74193和連接到任意模式m下的計(jì)數(shù)器，(1)以及(2. 74193 ) m-16下的計(jì)數(shù)器4位二進(jìn)制可逆計(jì)數(shù)器74193在001101112100310041051011610071101811091111、例如74193中設(shè)計(jì)M=9計(jì)數(shù)器。 (1)根據(jù)(01001100 )所述的方法，其中，、和狀態(tài)序列表NQDQCQBQA、01f、0110以及方法2:使用異步預(yù)設(shè)和減法計(jì)數(shù)狀態(tài)序列表NQD-qcq bqa (1)連接到m-16的計(jì)數(shù)器，0 f 1，1001和連接到任何模式m的計(jì)數(shù)器，(1)連接到m-16的計(jì)數(shù)器，以便擴(kuò)展2.74193，2，4位二進(jìn)制可逆計(jì)數(shù)器74193，例如此外，方法：采用異步清零、加法計(jì)數(shù)。 另外，M=(147)10=(10010011)2需要與兩張74193、(2)m16的計(jì)數(shù)器連接，1100，1001，0000，0000，m=(147 ) 10=(1000011 ) 2，1001，1100，1100，1001 例如，在74193中設(shè)計(jì)M=147的計(jì)數(shù)器，(2)緊接在m 16之后的計(jì)數(shù)器，三，中等規(guī)模異步計(jì)數(shù)器，二，四比特二進(jìn)制可逆計(jì)數(shù)器，一，四比特二進(jìn)制同步計(jì)數(shù)器，第二級(jí)計(jì)數(shù)器，(1)觸發(fā)器a :模塊2CPA輸入QA輸出(2) CPB輸入QDQB輸出、1 .邏輯符號(hào)、三、異步計(jì)數(shù)器74290、S9(1)、S9(2)有效。 無(wú)論R0(1)、R0(2)是否有效，數(shù)據(jù)輸出側(cè)均為1001。S9(1)、S9(2)之一無(wú)效。 R0(1)、R0(2)輸入為高電平，數(shù)據(jù)輸出側(cè)清零。0000、(3)計(jì)數(shù)： R0(1)、R0(2)及S9(1)、S9(2)為低電平時(shí)，CP有下降沿時(shí)可進(jìn)行計(jì)數(shù)。 使用、三，異步計(jì)數(shù)器74290，例1:74290設(shè)計(jì)M=6計(jì)數(shù)器。 另外，方法1 :使用r側(cè)、0000110020103100400105106010、0110，0000、M=6狀態(tài)序列表nqqcqd、例如74290設(shè)計(jì)M=7計(jì)數(shù)器。 另外，用M=7狀態(tài)表nqqbqcqd 00M=10020100310040010510601071001、方法2:s側(cè)、0110、1001、CPA、CPB、例74290設(shè)計(jì)M=10計(jì)數(shù)器。 另外，M=10狀態(tài)序列表njqaqdqcqb 000031200103011401005100610071531011100，請(qǐng)求：采用5421碼計(jì)數(shù)：f，例如在74290中設(shè)計(jì)M=88計(jì)數(shù)器。 方法3 :采用兩塊74290級(jí)聯(lián)：0，1，寄存器移位寄存器，單向移位寄存器，雙向移位寄存器，第三節(jié)寄存器，當(dāng)1，寄存器分類，R=0，該信號(hào)為低電平時(shí)，存儲(chǔ)數(shù)據(jù)，(1)中規(guī)模寄存器74175,4，由4個(gè)觸發(fā)器構(gòu)成的寄存器。 另外，CP信號(hào)是時(shí)鐘，并且上升沿有效。 1 .邏輯符號(hào)、2 .功能、2、寄存器、假設(shè)4是下位寄存器，1是上位寄存器。 從、d觸發(fā)器的特性方程式可以看出，采用、數(shù)字1011 :只有一個(gè)數(shù)據(jù)輸入端子，解決方案：通過(guò)4個(gè)移位脈沖依次傳送數(shù)字。左移位寄存器：發(fā)送上位、下位。右移位寄存器：先發(fā)送低位比特，后發(fā)送高位比特。 由于此電路是左移位寄存器，所以數(shù)字輸入順序可包含：1、0、1、1、數(shù)字1011、D1D2D3D4=1011、2 .功能、1 .邏輯符號(hào)、(2)4位單向移位寄存器74195、Q3溢出、 當(dāng)(2)4位單向移位寄存器74195、0、1、Q0、2 .功能、1 .邏輯符號(hào)、(3)4位雙向移位寄存器74194、(3)ma和MB為低電平時(shí)，使輸出狀態(tài)保持不變。(3)4位雙向移位寄存器74194，74194功能表，1，0，1，0，VHDL程序?qū)崿F(xiàn)的8位寄存器，1個(gè)中間信號(hào)IQ，(3)4位雙向移位寄存器74194，2 .環(huán)形計(jì)數(shù)器，1 .數(shù)據(jù)3 .雙曲線計(jì)數(shù)器，4 .分頻器，(4)寄存器的應(yīng)用，1.7比特串并轉(zhuǎn)換，CP :，1D001111111，0，向右移位，2 d1d 00111111，0，向右移位7比特并行串行、0，1，并行發(fā)送數(shù)，開(kāi)始，210D0D1D2D3D4D51，0，右移位3110 d0D1 d2d 3d 41，0，右移位Q5Q4Q3Q2Q1Q0=111111，例1:m=4的環(huán)計(jì)數(shù)器由74195構(gòu)成，k，1，LOAD，CP，Q0，Q1，q3，1，q 3，j，0，0，啟動(dòng)，1000，01000000，1 設(shè)計(jì)、1，10001100110110110001，例2:1m=8的扭曲計(jì)數(shù)器。，k，CP，Q0，Q1，Q2，Q3，k，CP，Q0，Q1，Q2，Q3，、分頻器、第四節(jié)序列碼產(chǎn)生器、一、反饋型序列碼產(chǎn)生器、二、計(jì)數(shù)器型序列碼產(chǎn)生器、按一定規(guī)則排列的周期性串行二進(jìn)制碼。 任意長(zhǎng)度的序列碼、一、反饋型最長(zhǎng)線性序列碼產(chǎn)生器、反饋移位型序列碼產(chǎn)生器與移位寄存器組合，由反饋電路構(gòu)成。工作處于左移操作狀態(tài)。狀態(tài)表NQ0Q1Q2Q3DSL、00111111102110031001410011500111、時(shí)鐘Q3輸出110011110011。 在以上序列信號(hào)中，110011是一個(gè)周期時(shí)段，并且周期長(zhǎng)度S=6。 從不同的q端子輸出時(shí)，該序列中的1與0的排列相同，僅初始相位不同。 二、計(jì)數(shù)器型序列碼發(fā)生器，二.根據(jù)要求設(shè)計(jì)組合輸出電路。 此外，根據(jù)計(jì)數(shù)器組合輸出電路、(1)電路結(jié)構(gòu)、(2)設(shè)計(jì)過(guò)程、1 .序列碼的長(zhǎng)度s設(shè)計(jì)模擬s計(jì)數(shù)器，狀態(tài)可進(jìn)行定制。 設(shè)計(jì)、示例110001001110序列碼產(chǎn)生器。 第一步驟：設(shè)計(jì)計(jì)數(shù)器(1)序列長(zhǎng)度S=12，設(shè)計(jì)模塊12計(jì)數(shù)器。 (選定74161。 (3)采用同步預(yù)置法。 (4)將有效狀態(tài)設(shè)定為QDQCQBQA=010011