基于EDA技術(shù)的DPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì).doc

2007級(jí)學(xué)生數(shù)字通信原理課程設(shè)計(jì) 數(shù)字通信原理與技術(shù)設(shè)計(jì)報(bào)告書課題名稱基于EDA技術(shù)的DPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)姓 名 李林芳學(xué) 號(hào)0712402-30院 系物理與電信工程系專 業(yè)通信工程指導(dǎo)教師曾專武20XX年 1 月15日一、設(shè)計(jì)任務(wù)及要求：設(shè)計(jì)任務(wù)：利用EDA技術(shù)設(shè)計(jì)程序?qū)?shù)字基帶信號(hào)進(jìn)行DPSK調(diào)制和解調(diào)的過程仿真出來。設(shè)計(jì)要求：在對(duì)數(shù)字通信原理中DPSK調(diào)制解調(diào)過程的充分理解下熟練地運(yùn)用VHDL語言設(shè)計(jì)程序絕對(duì)碼-相對(duì)碼轉(zhuǎn)換、CPSK調(diào)制、CPSK解調(diào)和相對(duì)碼絕對(duì)轉(zhuǎn)換并仿真出來。 指導(dǎo)教師簽名：_ 20XX年 1 月 15 日 二、指導(dǎo)教師評(píng)語：指導(dǎo)教師簽名：_ 20XX年 1 月 15 日 三、成績 驗(yàn)收蓋章 ：_ 20XX年 1 月 15 日 基于EDA技術(shù)的DPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)0712402-30 李林芳（湖南城市學(xué)院物理與電信工程系通信工程專業(yè),益陽,413000）1設(shè)計(jì)目的 通過本課程設(shè)計(jì)的開展，我能夠掌握通信原理中數(shù)字信號(hào)的DPSK調(diào)制和解調(diào)，并能用EDA技術(shù)進(jìn)行編程設(shè)計(jì)并進(jìn)行軟件仿真。2設(shè)計(jì)要求熟悉用VHDL語言進(jìn)行程序設(shè)計(jì)進(jìn)行數(shù)字基帶信號(hào)的DPSK調(diào)制與解調(diào)的硬件設(shè)計(jì),要求用程序設(shè)計(jì)絕對(duì)碼-相對(duì)碼轉(zhuǎn)換、cpsk調(diào)制、cpsk解調(diào)，相對(duì)碼絕對(duì)碼轉(zhuǎn)換，并進(jìn)行dpsk調(diào)制與解調(diào)仿真。3設(shè)計(jì)原理DPSK(差分相移鍵控)調(diào)制解調(diào)通過對(duì)未調(diào)制基帶信號(hào)進(jìn)行絕對(duì)碼-相對(duì)碼轉(zhuǎn)換、cpsk調(diào)制、cpsk解調(diào)，相對(duì)碼絕對(duì)碼轉(zhuǎn)換達(dá)成目的。輸入基帶信號(hào)是一串二進(jìn)制數(shù)，絕對(duì)碼和相對(duì)碼是相移鍵控的基礎(chǔ)，絕對(duì)碼是以基帶信號(hào)碼元的電平直接表示數(shù)字信息的。如假設(shè)高電平代表“1”，低電平代表“0”，相對(duì)碼是用基帶信號(hào)碼元的電平相對(duì)前一碼元的電平有無變化來表示數(shù)字信息的，假如相對(duì)電平有跳變表示“1”，無跳變表示“0”。首先用絕對(duì)碼表示未調(diào)制信號(hào)，然后進(jìn)行絕對(duì)碼-相對(duì)碼轉(zhuǎn)換，接著進(jìn)行CPSK調(diào)制，利用載波的不同相位去直接傳送數(shù)字信息，即與載波進(jìn)行相位調(diào)制，是用數(shù)字基帶信號(hào)控制載波的相位，使載波的相位發(fā)生跳變。對(duì)二進(jìn)制CPSK，若用相位代表“0”碼，相位0代表“1”碼，即規(guī)定數(shù)字基帶信號(hào)為“ 0”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波的相位為；數(shù)字基帶信號(hào)為“1”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波相位為同相。按此規(guī)定，2CPSK信號(hào)的數(shù)學(xué)表示式(1.1)為 （1.1）式中0為載波的初相位。受控載波在0、兩個(gè)相位上變化。解調(diào)時(shí)，把相對(duì)碼從載波上分離恢復(fù)出來，必須要先恢復(fù)載波，然后把載波與CPSK信號(hào)進(jìn)行比較，才能恢復(fù)基帶信號(hào)。最后進(jìn)行相對(duì)碼絕對(duì)碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號(hào)。4 程序的設(shè)計(jì)4.1 絕對(duì)碼相對(duì)碼轉(zhuǎn)換VHDL程序-文件名：DPSKjuexiang-功能：基于VHDL硬件描述語言，對(duì)基帶信號(hào)進(jìn)行絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSKjuexiang isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開始轉(zhuǎn)換信號(hào) x :in std_logic; -絕對(duì)碼輸入信號(hào) y :out std_logic); -相對(duì)碼輸出信號(hào)end DPSKjuexiang;architecture juexiang of DPSKjuexiang issignal q:integer range 0 to 3; -分頻器signal xx:std_logic; -中間寄存信號(hào) beginprocess(clk,x) -此進(jìn)程完成絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換beginif clkevent and clk=1 then if start=0 then q=0; xx=0; elsif q=0 then q=1; xx=xx xor x;y=xx xor x; -輸入信號(hào)與前一個(gè)輸出信號(hào)進(jìn)行異或 elsif q=3 then q=0; else q=q+1; end if;end if;end process;end juexiang;4.2 CPSK調(diào)制VHDL程序-文件名：CPSK-功能：基于VHDL硬件描述語言，對(duì)基帶信號(hào)進(jìn)行調(diào)制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out std_logic); -已調(diào)制輸出信號(hào)end CPSK;architecture two of CPSK issignal q:std_logic_vector(1 downto 0); -2位計(jì)數(shù)器signal f1,f2:std_logic; -載波信號(hào)beginprocess(clk) -此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clkevent and clk=1 then if start=0 then q=00; elsif q=01 then f1=1;f2=0;q=q+1; elsif q=11 then f1=0;f2=1;q=00; else f1=0;f2=1;q=q+1; end if;end if;end process;process(clk,x) -此進(jìn)程完成對(duì)基帶信號(hào)x的調(diào)制 beginif clkevent and clk=1 then if q(0)=1 then if x=1 then y=f1; -基帶信號(hào)x為1時(shí)，輸出信號(hào)y為f1 else y=f2; -基帶信號(hào)x為0時(shí)，輸出信號(hào)y為f2 end if; end if;end if;end process;end two;4.3 CPSK解調(diào)VHDL程序-文件名：CPSKjie-功能：基于VHDL硬件描述語言，對(duì)CPSK調(diào)制的信號(hào)進(jìn)行解調(diào) library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSKjie isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -同步信號(hào) x :in std_logic; -調(diào)制信號(hào) y :out std_logic); -基帶信號(hào)end CPSKjie;architecture jietiao of CPSKjie issignal q:integer range 0 to 3; beginprocess(clk) -此進(jìn)程完成對(duì)CPSK調(diào)制信號(hào)的解調(diào)beginif clkevent and clk=1 then if start=0 then q=0; elsif q=0 then q=q+1; -在q=0時(shí)，根據(jù)輸入信號(hào)x的電平來進(jìn)行判決 if x=1 then y=1; else y=0; end if; elsif q=3 then q=0; else q=q+1; end if;end if;end process;end jietiao;4.4 相對(duì)碼絕對(duì)碼轉(zhuǎn)換VHDL程序-文件名：DPSKxj-功能：基于VHDL硬件描述語言，對(duì)基帶碼進(jìn)行相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSKxj isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開始轉(zhuǎn)換信號(hào) x :in std_logic; -相對(duì)碼輸入信號(hào) y :out std_logic); -絕對(duì)碼輸出信號(hào)end DPSKxj;architecture xiangjue of DPSKxj issignal q:integer range 0 to 3; -分頻signal xx:std_logic; -寄存相對(duì)碼beginprocess(clk,x) -此進(jìn)程完成相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換beginif clkevent and clk=1 then if start=0 then q=0; elsif q=0 then q=1;elsif q=3 then q=0; y=xx xor x; xx=x;-輸入信號(hào)x與前一輸入信號(hào)xx進(jìn)行異或 else q=q+1; end if;end if;end process;end xiangjue;對(duì)上述vhdl程序進(jìn)行編譯并生成電路元件圖5.15 系統(tǒng)仿真圖5.1 DPSK調(diào)制解調(diào)原理圖圖5.1是有四個(gè)程序絕對(duì)碼-相對(duì)碼轉(zhuǎn)換、cpsk調(diào)制、cpsk解調(diào)和相對(duì)碼絕對(duì)碼轉(zhuǎn)換分別編譯成功后轉(zhuǎn)化成模塊，然后與初始三個(gè)輸入量合理連接，絕對(duì)碼-相對(duì)碼轉(zhuǎn)換后的的輸出作為 cpsk調(diào)制的輸入，依次按原理連接好再編譯。圖5.2 DPSK調(diào)制解調(diào)仿真圖圖5.2是在圖5.1編譯成功基礎(chǔ)上的波形仿真圖，時(shí)鐘信號(hào)控制同步，start信號(hào)是工作的開始，上升沿有效，x是絕對(duì)碼輸入信號(hào)，y0是相對(duì)碼信號(hào)的輸出，y1是調(diào)制信號(hào)的輸出，y2是解調(diào)碼信號(hào)的輸出，y3是絕對(duì)碼信號(hào)的輸出。6 設(shè)計(jì)總結(jié)通過VHDL編程進(jìn)一步深化對(duì)通信原理知識(shí)的學(xué)習(xí)，我加深了對(duì)通信原理對(duì)基帶信號(hào)調(diào)制解調(diào)的理解，并且提高了對(duì)EDA技術(shù)的應(yīng)用能力，更進(jìn)一步地了解通信系統(tǒng)的實(shí)質(zhì)，充分理解通信在其專業(yè)領(lǐng)域的重要意義。EDA仿真促進(jìn)我