籃球記分牌verilog設(shè)計.doc

數(shù)字邏輯設(shè)計及應(yīng)用課程設(shè)計報告姓 名: 學(xué) 號： 選課號： 79 設(shè)計題號： 23 一設(shè)計題目籃球比賽數(shù)字計分牌二設(shè)計要求1分別記錄兩隊得分情況；2進球得分加2分，罰球進球得分加1分；3糾正錯判得分減2分或1分；4分別用三個數(shù)碼管顯示器記錄兩隊的得分情況。三設(shè)計過程(一) 設(shè)計方案 1.模塊設(shè)計題目中要用三個數(shù)碼管來記錄兩隊的得分情況,本文采用輸出為8421bcd碼，外接譯碼器和數(shù)碼管的方式來實現(xiàn)。先設(shè)計一個帶有進位（co）和借位（ci）輸出的模塊pad，輸出端（num）輸出4位8421bcd碼外接譯碼器和數(shù)碼管，pad模塊還帶有加一輸入端（a1），加二輸入端（a2），減一輸入端（d1），減二輸入端（d2）。輸入端與開關(guān)相接，操作者按下開關(guān)即給該端口一個脈沖信號，各輸入端口由上升沿觸發(fā)。如果操作者同時按下多個端口，輸出端口將保持原來的信號不變。pad模塊功能圖見圖1-1。 圖 1-1 pad模塊輸入輸出端口及功能然后將三個相同的pad模塊進行級聯(lián)，構(gòu)造為新的模塊numberpad，從而得到帶有三個數(shù)碼管的籃球記分牌。甲乙兩隊都將分別使用這個記分牌。級聯(lián)圖見圖1-2。 圖 1-2 pad模塊級聯(lián)圖2.模塊內(nèi)部的算法流程 每個模塊有四個輸入端口a1,a2,d1,d2來進行觸發(fā)，觸發(fā)事件太多，因此構(gòu)造rem=a1|a2|d1|d2作為新的觸發(fā)信號。因此，只要a1,a2,d1,d2中任意一個按鍵被按下，將會發(fā)出一個脈沖，rem也就會產(chǎn)生一個脈沖。但是可能出現(xiàn)多個按鍵同時按下的情況，這樣會產(chǎn)生沖突。所以在always語句塊中，進行判斷，看是否a1,a2,d1,d2中只有一個處于高電平，若同時處于高電平，則輸出維持原來的值不變。判斷完端口a1,a2,d1,d2中哪一個輸入了以后，就要進行加1，加2，減1，減2的操作。加1分為以下情況：（1）若num已經(jīng)計數(shù)到9即1001，再加1則num應(yīng)變?yōu)?000，進位端co輸出1；（2）若num不為9，則直接加1，co輸出0。加2分為以下情況：（1）若num已經(jīng)計數(shù)到8即1000，再加2則num應(yīng)變?yōu)?000，進位端co輸出1；（2）num已經(jīng)計數(shù)到9即1001。再加2則num應(yīng)變?yōu)?001，進位端co輸出1；（3）若num不為8或9，則直接加2，co輸出0/。減1分為以下情況：（1）若num此時為0，再減1則num應(yīng)變?yōu)?即1001，借位端ci輸出1；（2）若num不為0，則直接減1，ci輸出0。減2分為以下情況：（1）若num此時為0，再減2則num應(yīng)變?yōu)?即1000，借位端ci輸出1；（2）若num此時為1，再減2則num應(yīng)變?yōu)?即1001，借位端ci輸出1；（3）若num不為0或1，則直接減2，ci輸出0算法流程圖見圖1-3 圖1-3 算法流程圖（二）Verilog程序 （注：在quatus2中不能編寫中文注釋，這里的注釋為后期編寫）/將pad級聯(lián)成新的模塊numberpad，其中num1,num2,num3分別輸出個十百位的8421bcd碼module numberpad(a1,a2,d1,d2,num1,num2,num3);output 3:0 num1,num2,num3;input a1,a2,d1,d2; /a1為加1端口，a2為加2端口，d1為減1端口，d2為減2端口wire co1,co2,co3,ci1,ci2,ci3;pad(a1,a2,d1,d2,num1,co1,ci1); /將三個pad級聯(lián)pad(co1,0,ci1,0,num2,co2,ci2);pad(co2,0,ci2,0,num3,co3,ci3);endmodule/pad模塊，輸出為4為8421bcd碼，由a1,a2,d1,d2來實現(xiàn)加減1、2，有進位和借位端口module pad(a1,a2,d1,d2,num,co,ci);output reg 3:0 num; /輸出4位8421bcd碼output reg co,ci; /co 進位信號, ci is 借位信號input a1,a2,d1,d2; /a1為加1端口，a2為加2端口，d1為減1端口，d2為減2端口wire rem;initial num=4b0000;assign rem=a1|a2|d1|d2;always (posedge rem)begin if(a1&!a2&!d1&!d2) /僅a1輸入脈沖時加1，必要時進位begin if(num=4b1001) begin num=4b0000; co=1b1; end else begin num=num+4b0001; co=1b0; endendelse if(a2&!a1&!d1&!d2) /僅a2輸入脈沖時加2，必要時進位 begin if(num=4b1000) begin num=4b0000; co=1b1; end else if(num=4b1001) begin num=4b0001; co=1b1; end else begin num=num+4b0010; co=1b0; end end else if(d1&!a1&!a2&!d2) /僅d1輸入脈沖時減1，必要時借位 begin if(num=4b0000) begin num=4b1001; ci=1b1; end else begin num=num-4b0001; ci=1b0; endendelse if(d2&!a1&!a2&!d1) /僅d2輸入脈沖時減2，必要時借位begin if(num=4b0001) begin num=4b1001; ci=1b1; end else if(num=4b0000) begin num=4b1000; ci=1b1; end else begin num=num-4b0010; ci=1b0; endendelse /多個端口同時輸入，輸出保持原來的值begin num=num; co=1b0; ci=1b0;endend endmodule（三）仿真結(jié)果1.驗證加1、加2、減1、減2端口正常，個位到十位進位正常當(dāng)輸入端分別輸入加1、加2、減1、減2信號時，輸出了相應(yīng)的結(jié)果。18ns時，執(zhí)行加1操作，個位num1由1001（即9）變成了0，同時向十位進位，十位num2變成了0001。31ns時又有一進位，十位num2變成了0010（即2）。（見圖3-1） 圖3-1 仿真圖像一2.驗證十位向百位進位正常由圖3-2可得，213ns時已計數(shù)到199，即個位num1為1001，十位num2為1001，百位num3為0001。此時輸入了加2的信號，輸出變成了201，即個位num1變?yōu)?001，十位num2變?yōu)?000，百位num3變?yōu)?010。由此驗證了十位向百位進位正常。 圖3-2 仿真圖像二3驗證多個端口同時輸入時，保持原值不變從219ns開始到230秒都有多個端口同時輸入，由圖3-3可以觀察到，輸出端口的值并未發(fā)生改變。 圖3-3 仿真圖像三四、設(shè)計結(jié)論 （一）設(shè)計結(jié)果分析 由以上的仿真圖像可知，各端口工作正常，通過給a1、a2、d1、d2端口輸入脈沖，可以使輸出分別進行加1、加2、減1、減2的操作，且個位到十位、十位到百位進位正常，輸出為8421bcd碼。當(dāng)多個端口同時輸入時，輸出將保持原值，避免了沖突。 （二）設(shè)計中遇到的問題 由于a1、a2、d1、d2端口相互獨立，剛開始設(shè)計時將它們都作為觸發(fā)端口放在always后面，發(fā)現(xiàn)調(diào)試總是有沖突。后來引入了一個wire型變量rem