EDA期末試卷.doc

20102011學(xué)年第一學(xué)期期末考試試卷（閉卷）年級(jí) 專業(yè) （本）課程名稱 EDA技術(shù)基礎(chǔ)教師出題時(shí)請(qǐng)勿超出邊界虛線；2、學(xué)生答題前將密封線外的內(nèi)容填寫清楚，答題不得超出密封線；3、答題請(qǐng)用藍(lán)、黑鋼筆或圓珠筆。一、單項(xiàng)選擇題（30分）1以下描述錯(cuò)誤的是 C AQuartusII是Altera提供的FPGA/CPLD集成開發(fā)環(huán)境BAltera是世界上最大的可編程邏輯器件供應(yīng)商之一CMAX+plusII是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境QuartusII的更新?lián)Q代新產(chǎn)品DQuartusII完全支持VHDL、Verilog的設(shè)計(jì)流程2以下工具中屬于FPGA/CPLD開發(fā)工具中的專用綜合器的是 B AModelSim BLeonardo Spectrum CActive HDL DQuartusII3以下器件中屬于Xilinx 公司生產(chǎn)的是 C AispLSI系列器件 BMAX系列器件CXC9500系列器件 DFLEX系列器件4以下關(guān)于信號(hào)和變量的描述中錯(cuò)誤的是 B A信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線B信號(hào)的定義范圍是結(jié)構(gòu)體、進(jìn)程 /在整個(gè)結(jié)構(gòu)體的任何地方都能使用C除了沒有方向說(shuō)明以外，信號(hào)與實(shí)體的端口概念是一致的D在進(jìn)程中不能將變量列入敏感信號(hào)列表中5以下關(guān)于狀態(tài)機(jī)的描述中正確的是 B AMoore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)/Mealy型狀態(tài)機(jī)其輸出信號(hào)是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)B與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期CMealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D以上都不對(duì)6下列標(biāo)識(shí)符中， B 是不合法的標(biāo)識(shí)符。APP0BEND CNot_AckDsig7大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是 C 。A/FPGA即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱CPLD復(fù)雜可編程邏輯器件BCPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)D在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)8綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中， D 是錯(cuò)誤的。A綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程B綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件C為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束D綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）9嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn) A 。A帶優(yōu)先級(jí)且條件相與的邏輯電路 B條件相或的邏輯電路C三態(tài)控制電路 D雙向控制電路10在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D 。Aif clkevent and clk = 1 then Bif falling_edge(clk) then Cif clkevent and clk = 0 then Dif clkstable and not clk = 1 then11下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程 B A原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測(cè)試B原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測(cè)試C原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測(cè)試；D原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測(cè)試12在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，正確的是 A 。APROCESS為一無(wú)限循環(huán)語(yǔ)句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)B敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)C進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成D當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程13下列語(yǔ)句中，不屬于并行語(yǔ)句的是 B A進(jìn)程語(yǔ)句 BCASE語(yǔ)句 順序語(yǔ)句C元件例化語(yǔ)句 DWHENELSE語(yǔ)句14VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù) D AIEEE庫(kù) BVITAL庫(kù) CSTD庫(kù) DWORK庫(kù)15VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 D 設(shè)計(jì)實(shí)體內(nèi)部結(jié)構(gòu)和外部設(shè)計(jì)實(shí)體端口的邏輯關(guān)系A(chǔ)器件外部特性 B器件的綜合約束C器件外部特性與內(nèi)部功能 D器件的內(nèi)部功能二、EDA名詞解釋，寫出下列縮寫的中文含義（10分）1CPLD：復(fù)雜可編程邏輯器件2ASIC：專用集成電路3LUT：查找表4EDA：電子設(shè)計(jì)自動(dòng)化5ROM：只讀存儲(chǔ)器三、程序填空題（20分）以下是一個(gè)模為24（023）的8421BCD碼加法計(jì)數(shù)器VHDL描述，請(qǐng)補(bǔ)充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tb IS PORT ( CLK : IN STD_LOGIC ; SHI, GE : OUT INTEGER RANGE 0 TO 9 ) ; END ; ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 then IF GE1 = 9 THEN GE1 = 0 ; SHI1=SHI1+1; ELSIF SHI1=2 AND GE1=3 THEN SHI1=0; GE1=0; ELSE GE1 = GE1+1; END IF; END IF; END PROCESS ; GE = GE1; SHI =SHI1;END bhv;四、程序改錯(cuò)題（仔細(xì)閱讀下列程序后回答問題，12分）1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 USE IEEE.STD_LOGIC_UNSIGNED.ALL;4 ENTITY gc IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7 END gc; 8 ARCHITECTURE bhv OF gc IS9 SIGNAL Q1 : RANGE 0 TO 9; 10 BEGIN 11 PROCESS (clk,Q) 12 BEGIN13 IF RISING_EDGE(CLK) THEN 14 IF Q1 1001 THEN15 Q1 = Q1 + 1 ; 16 ELSE 17 Q1 0); 18 END IF;19 END IF; 20 END PROCESS ;21 Q = Q1; 22 END bhv;程序編譯時(shí)，提示的錯(cuò)誤為：Error: Line 9: File e:myworktestgc.vhd: VHDL syntax error: subtype indication must have resolution function or type mark,but found RANGE insteadError: Line 11: File e:myworktestgc.vhd: interface Declaration error:cant read port Q of mode OUT請(qǐng)回答問題：在程序中存在兩處錯(cuò)誤，試指出并修改正確（如果是缺少語(yǔ)句請(qǐng)指出應(yīng)該插入的行號(hào)）答：（1）第9行有誤，SIGNAL Q1 : RANGE 0 TO 9數(shù)據(jù)類型有誤，應(yīng)該改成SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)（2）第11行有誤，敏感信號(hào)列表中不能出現(xiàn)輸出端口，應(yīng)該改成PROCESS (clk) 五、（28分）1試用VHDL描述一個(gè)外部特性如圖所示的D觸發(fā)器。（10分）參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mydff IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF mydff ISBEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q=D; END IF; END PROCESS;END;2.下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用VHDL語(yǔ)言描述這一狀態(tài)機(jī)。（18分）參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FSM2 IS PORT ( clk,reset,in1 : IN STD_LOGIC; out1 : OUT STD_LOGIC_VECTOR(3 downto 0);END;ARCHITECTURE bhv OF FSM2 IS TYPE state_type IS (s0, s1, s2, s3); SIGNALcurrent_ state,next_state: state_type;BEGIN P1:PROCESS(clk,reset) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN current_state IF in1=1THEN next_state=s1; ELSE next_state IF in1=0THEN next_state=S2; ELSE next_state IF in1=1THEN next_state=S3; ELSE next_state IF in1=0THEN