DDS的原理及鏡像頻譜分析.doc

DDS的原理及鏡像頻譜分析1.目的： (1)了解DDS的原理。(2)分析DDS的鏡像頻譜2.DDS的原理2.1.DDS的概述直接數(shù)字式頻率綜合器DDS（Direct Digital Synthesizer），實(shí)際上是一種分頻器：通過編程頻率控制字對系統(tǒng)時鐘進(jìn)行分頻以產(chǎn)生所需要的頻率。DDS 有兩個突出的特點(diǎn)，一方面，DDS工作在數(shù)字域，一旦更新頻率控制字，輸出的頻率就相應(yīng)改變，其跳頻速率高；另一方面，由于頻率控制字的寬度寬（48bit或者更高），頻率分辨率高。圖1是DDS的內(nèi)部結(jié)構(gòu)圖，它主要分成3部分：相位累加器(PHASE_ACCMULATOR)，相位幅度轉(zhuǎn)換(AMPLITUDE/SINE_CONV.ALGORITHM)，數(shù)模轉(zhuǎn)換器（D/A_CONVERTER）圖1 DDS的結(jié)構(gòu)框圖2.2DDS的組成1、相位累加器：一個正弦波，它的幅度不是線性的，但是它的相位卻是線性增加的。DDS就是利用了這一特點(diǎn)來產(chǎn)生正弦信號。如圖 2，根據(jù)DDS的頻率控制字的位數(shù)N，把360平均分成了2N等份。假設(shè)系統(tǒng)時鐘為Fc，輸出頻率為Fout。每次轉(zhuǎn)動一個角度360/2N，則可以產(chǎn)生一個頻率為Fc/2N的正弦波的相位遞增量。那么只要選擇恰當(dāng)?shù)念l率控制字M，使得Fout/Fc= M/2N,就可以得到所需要的輸出頻率Fout=Fc*M /2N 。圖2 相位累加器原理2、相位幅度轉(zhuǎn)換：通過相位累加器，我們已經(jīng)得到了合成Fout頻率所對應(yīng)的相位信息，然后相位幅度轉(zhuǎn)換器把 0360的相位轉(zhuǎn)換成相位相應(yīng)的幅度值。比如當(dāng)DDS選擇為2Vp-p的輸出時，45對應(yīng)的幅度值為 0.707V，這個數(shù)值則以二進(jìn)制的形式被送入DAC。這個相位到幅度的轉(zhuǎn)換是通過查表完成的。3、數(shù)模轉(zhuǎn)換器: 的二進(jìn)制數(shù)字信號被送入DAC中，并轉(zhuǎn)換成為模擬信號輸出。注意DAC 的位數(shù)并不影響輸出頻率的分辨率。輸出頻率的分辨率是由頻率控制字的位數(shù)決定的。3. DDS的鏡像頻譜分析：我們已經(jīng)知道DDS是一個分頻器，在提供一個系統(tǒng)主頻的情況下，能夠輸出低于系統(tǒng)主頻，分辨率為2N的正弦波。即每一個主頻周期，DAC都會輸出一個點(diǎn)，而2N /M個點(diǎn)形成輸出頻率的一個周期。這就相當(dāng)于以系統(tǒng)時鐘的頻率對輸出時鐘進(jìn)行采樣，根據(jù)奈奎斯特定律，這就是為什么輸出頻率要低于系統(tǒng)時鐘的50%的原因。下圖3為DDS在300M主頻，輸出80M頻率時的頻譜。圖4為AD9954(主頻為400M)輸出80M頻率時的頻譜(無參考時鐘倍頻器)。圖3 300M主頻，80M輸出DDS頻譜圖4 AD9954，80M輸出時的頻譜上圖是理想情況下的DDS輸出頻譜，實(shí)際的DDS的輸出還會有更多雜散，在圖5可以看到，實(shí)際的頻譜會有各種各樣的雜散。圖5 4Bit和8Bit DAC輸出頻率雜散輸出雜散的來源主要來自以下六點(diǎn)：1、參考時鐘引入的噪聲（REF_CLOCK_SPURS / NOISE） 參考時鐘引入的噪聲相對來說比較容易發(fā)現(xiàn)，它有三個特點(diǎn)： 第一：輸入時鐘的雜散會以同樣的頻偏出現(xiàn)在輸出。如圖6輸入的時鐘400MHz，經(jīng)過100KHz的調(diào)制，不管DDS的調(diào)頻碼為多少，輸出在頻偏100KHz的位置上，都會有雜散。圖6 輸入經(jīng)過100KHz調(diào)制的400MHz時鐘，DDS的輸出頻譜第二：輸入時鐘的雜散在輸出的相噪會隨著調(diào)頻碼的變小而減小。如圖7，可以看到，參考時鐘相同的情況下（300MHz），輸出 80MHz 和 5MHz 時相噪不同，他們的差別是20 log（80M/5M）= 24 dB（在較高頻偏處，因?yàn)槭艿搅嗽氲椎挠绊懀圆顒e小于24dB）圖7 輸出相噪和輸出頻率之間的關(guān)系第三：輸入時鐘的雜散會被倍頻功能而放大。ADI的大多數(shù)DDS都集成了參考時鐘倍頻器，即鎖相環(huán)，如果使用了PLL，參考時鐘源中的任何噪聲或者雜散都將在 PLL 環(huán)路帶寬內(nèi)以20 log（x）關(guān)系被放大。x指 PLL 的頻率放大倍數(shù)。如下圖，當(dāng)參考時鐘倍頻從5 x變?yōu)?0 x時，因參考引入的雜散也按照20 log（x）的關(guān)系被放大了。2、相位截短雜散（PHASE_TRUNCATION_SPURS）相位截短雜散也是可以計(jì)算出來的，可以從調(diào)頻碼，相位截斷保留的位數(shù)和參考時鐘頻率，算出相位截短引入的雜散，下圖是32位的相位累加器，舍棄了后18位，保留了前14位的示意圖。下圖是上例的輸出頻譜圖，輸出頻率旁邊226KHz的雜散在預(yù)料之中，這個雜散的幅度也是可以被計(jì)算出來的，最壞情況為-6N dB。N為相位截短保留的位數(shù)，本例為14，所以可以看到，雜散的幅度大概為-614=-84dB。3、相位幅度轉(zhuǎn)換雜散（PHASE_TO_AMPLITUDE_SPURS）下圖是相位幅度轉(zhuǎn)換的示意圖，為了易于理解，這里使用的是3Bits的DAC和6Bits的相位累加器，圖中的紅色曲線，就是相位幅度轉(zhuǎn)換引入的誤差，也是引入雜散的原因。相位幅度轉(zhuǎn)換也是可以計(jì)算出來的，一般比DAC的輸出量化噪聲低10個dB，所以并不是雜散最主要的因素。值得提出和注意的是，如果用DDS驅(qū)動一個鎖相環(huán)（PLL），并且相位幅度轉(zhuǎn)換雜散在鎖相環(huán)的帶內(nèi)，那么這個雜散會被按比例放大，可能會成為輸出時鐘的一個重要的雜散來源。4、DAC輸出導(dǎo)致的雜散（DAC_HARMONIC_SPURS）DAC非線性誤差和非理想開關(guān)特性是造成最大雜散的原因，二者都會產(chǎn)生諧波失真。大部分的諧波失真能量都集中在基頻的低次諧波上，主要是次和次。DAC通常是造成DDS輸出中最大雜散的因素。得到最大的SFDR的關(guān)鍵是，找到參考時鐘頻率和輸出頻率之間的最佳關(guān)系。 對于圖我們使用的是100MHz的參考頻率我們發(fā)現(xiàn)雜散很大，主要是輸出頻率的奇次諧波?；l的奇次諧波混疊到第一奈奎斯特區(qū)內(nèi)并且靠近基頻。請記住，DDS 輸出的最大雜散是基頻的低次諧波。一旦它們超出了第一奈奎斯特區(qū)就會以可以預(yù)測的頻率混疊回第一奈奎斯特區(qū)內(nèi)。從圖中可以看到，這個DDS在4MHz帶寬內(nèi)的無雜散動態(tài)范圍（SFDR）大概為-73 dBc，這個性能受到了較低的奇次諧波的限制3nd諧波=100- 325.153M=24.541MHz5nd諧波=525.153M-100M=25.765MHz7nd諧波=2100M-725.153M=23.929MHz9nd諧波=925.153M-2100M =26.377MHz圖 參考頻率100MHz，輸出頻率25.153MHz時的輸出的雜散對于圖，我們使用了400MHz的參考頻率。從圖中可以發(fā)現(xiàn)，在第一奈奎斯特區(qū)內(nèi)沒有3次、5次和7次諧波的混疊頻率，因?yàn)樗鼈儽Ａ粼诘谝荒慰固貐^(qū)內(nèi)而且遠(yuǎn)離基頻；9次、11次和13次諧波確實(shí)混疊回第一奈奎斯特區(qū)內(nèi)，但在有用帶寬4MHz之外；而且，返回的偶次諧波也在有用帶寬之外。 3nd諧波=325.153M=24.541MHz5nd諧波=525.153M=125.765MHz7nd諧波=725.153M=176.071MHz9nd諧波=925.153M-200M=173.623MHz11nd諧波=925.153M-200M=173.623MHz圖 參考頻率400MHz，輸出頻率25.153MHz時的輸出的雜散5、DDS內(nèi)部數(shù)字信號引入的雜散（DIGITAL_SWITCHING SPURS）DDS 內(nèi)部的數(shù)字信號的高擺率能夠產(chǎn)生瞬時噪聲耦合到DAC的輸出。但是，這種噪聲耦合是不能消除的，同樣，來自外部噪聲源的耦合也不能消除