ic筆試常見試題.docx

1.setup和holdup時(shí)間區(qū)別.Answer:建立時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間2.多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域Answer:情況比較多，如果簡(jiǎn)單回答的話就是：跨時(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。3.latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的 區(qū)別不多說(shuō)。為什么避免使用latch，因?yàn)樵O(shè)計(jì)中用latch會(huì)使設(shè)計(jì)后期的靜態(tài)時(shí)序分析變的困難（必須用的地方當(dāng)然另當(dāng)別論）。 行為級(jí)描述中l(wèi)atch產(chǎn)生的原因：多由于構(gòu)造組合邏輯電路時(shí)，使用if或case語(yǔ)句，沒有把所有的條件給足，導(dǎo)致沒有提到的條件，其輸出未知?；蛘呤敲總€(gè)條件分支中，沒有給出所有輸出的值，這就會(huì)產(chǎn)生latch。所以構(gòu)造組合邏輯電路時(shí)，其always語(yǔ)句中的敏感信號(hào)必須包括所有的輸入端，每個(gè)條件分支必須把所有的輸出端的值都給出來(lái)。4.BLOCKING NONBLOCKING 賦值的區(qū)別Answer:這個(gè)問(wèn)題可參考的資料很多，講的都很透徹，可以找一下?；居梅ň褪浅Ｕf(shuō)的“組合邏輯用BLOCKING，時(shí)序邏輯用NONBLOCKING”。5.MOORE 與 MEELEY狀態(tài)機(jī)的特征Answer:6.IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別Answer:如果光說(shuō)概念的話：同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。 異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。 象芯片的上電復(fù)位就是異步復(fù)位，因?yàn)檫@時(shí)時(shí)鐘振蕩器不一定起振了，可能還沒有時(shí)鐘脈沖。異步復(fù)位很容易受到復(fù)位端信號(hào)毛刺的影響，比如復(fù)位端信號(hào)由組合邏輯組成，那組合邏輯輸出產(chǎn)生的冒險(xiǎn)，就會(huì)使觸發(fā)器錯(cuò)誤的復(fù)位。7.實(shí)現(xiàn)N位Johnson Counter,N=8.用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊9. 集成電路設(shè)計(jì)前端流程及工具。10. FPGA和ASIC的概念，他們的區(qū)別11.LATCH和DFF的概念和區(qū)別Answer:LATC是H鎖存器，DFF是觸發(fā)器，其電路形式完全不同。12. 用DFF實(shí)現(xiàn)二分頻。Answer: always (posedge clk) if (reset) begin sel = 1; clk1 = 1; clk2 = 1; end else begin sel = sel; if (sel) clk1 = clk1; else clk2 = clk2; end13. 用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitchAnswer: glitch主要發(fā)生在組合邏輯電路輸出，可以加double DFF輸出穩(wěn)定信號(hào)。14. 給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）15. 用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。16. 給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。17. A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制18. 負(fù)數(shù)與正數(shù)相乘的問(wèn)題：1010（-6）*0010（2）Answer：用補(bǔ)碼相乘時(shí)應(yīng)該進(jìn)行相應(yīng)的符號(hào)擴(kuò)展，比如上面是4bit相乘，結(jié)果應(yīng)該為8bit。這樣符號(hào)擴(kuò)展后分別為11111010和00000010，然后再用這兩個(gè)數(shù)直接相乘，結(jié)果為111110100，取其低8位11110100，作為-6*2的結(jié)果。這也是個(gè)補(bǔ)碼形式，再判斷一下高位恢復(fù)為原碼，得到結(jié)果。對(duì)簡(jiǎn)歷上你所寫做過(guò)的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就不一樣了，不好說(shuō)什么了。2.數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。比如：設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)1.畫出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求系統(tǒng)方面：如果簡(jiǎn)歷上還說(shuō)做過(guò)cpu之類，就會(huì)問(wèn)到諸如cpu如何 工作，流水線之類的問(wèn)題3.單片機(jī)、DSP、FPGA、嵌入式方面（從沒碰過(guò)，就大概知道幾個(gè)名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙補(bǔ)充）如單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問(wèn)題DSP的結(jié)構(gòu)（馮.諾伊曼結(jié)構(gòu)嗎？）嵌入式處理器類型(如ARM)，操作系統(tǒng)種類（Vxworks,ucos,winCE,linux），操作系統(tǒng)方面偏CS方向了，在CS篇里面講了4.信號(hào)系統(tǒng)基礎(chǔ)拉氏變換與Z變換公式等類似東西，隨便翻翻書把如.h(n)=-a*h(n-1)+b*(n) a.求h(n)的z變換 b.問(wèn)該系統(tǒng)是否為穩(wěn)定系統(tǒng)c.寫出F IR數(shù)字濾波器的差分方程以往各種筆試題舉例利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz用mos管搭出一個(gè)二輸入與非門。 用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器用運(yùn)算放大器組成一個(gè)10倍的放大器微波電路的匹配電阻。名詞解釋，無(wú)聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipelineIRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IR IIR DFT(離散傅立葉變換）或者是中文的，比如 a量化誤差 b.直方圖 c.白平衡1.什么是Setup 和Holdup時(shí)間？建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？Verilog描述：module divide2( clk , clk_o, reset);input clk , reset;output clk_o; wire in;reg out ;always ( posedge clk or posedge reset)if ( reset) out = 0;else out = in;assign in = out;assign clk_o = out;endmodule4 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5 什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？12，5，3.3 TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些？PAL，PLD，CPLD，F(xiàn)PGA。9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。module dff8(clk , reset, d, q);input clk; input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset) q = 0;else q = d;endmodule10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？ 電源的穩(wěn)定上，電容的選取上，以及布局的大小。11 用邏輯門和cmos電路實(shí)現(xiàn)ab+cd12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Delay period - setup - hold14 如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。15 用verilog/vhdl寫一個(gè)fifo控制器 包括空，滿，半滿信號(hào)。16 用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫。17 用mos管搭出一個(gè)二輸入與非門。18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。19 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate20 unix 命令cp -r, rm,uname21 用波形表示D觸發(fā)器的功能22 寫異步D觸發(fā)器的verilog module module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset)if(reset) q = 0;else q 和 = 有什么區(qū)別？4. 畫一個(gè)D觸發(fā)器的原理圖（門級(jí)），并且用verilog gate level表示出來(lái)；5. 用最少的Mos管畫出一個(gè)與非門；6. 寫一段finite state machine（主要考察coding style）；答：如果觸發(fā)器的setup time/hold time不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。在同步系統(tǒng)中，如果觸發(fā)器的setup time/hold time不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)（Metastability），導(dǎo)致采樣錯(cuò)誤。此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間（resolution time）。經(jīng)過(guò)resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒有必然的關(guān)系。 只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無(wú)法避免的，因此設(shè)計(jì)的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生，其次要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。前者需要同步來(lái)實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的處理辦法。 在IC設(shè)計(jì)中，如果setup time沒有滿足，只有重新綜合，重新約束計(jì)，如果hold time不滿足，那么可以在post layout時(shí)候fix，也可以在綜合時(shí)候使用set_fix-_hold命令來(lái)修正 建立時(shí)間和保持時(shí)間要看在什么階段出現(xiàn)問(wèn)題了，如果在仿真階段則必須重新改寫代碼，在綜合階段則需要通過(guò)標(biāo)準(zhǔn)單元的選擇調(diào)整，如果綜合中沒有負(fù)的時(shí)隙，而在后端設(shè)計(jì)中出現(xiàn)問(wèn)題，也可以通過(guò)調(diào)整布局與布線達(dá)到優(yōu)化設(shè)計(jì)，并非象樓上說(shuō)得，一定要從頭綜合。同步復(fù)位與異步復(fù)位 異步復(fù)位是不受時(shí)鐘影響的，在一個(gè)芯片系統(tǒng)初始化（或者說(shuō)上電）的時(shí)候需要這么一個(gè)全局的信號(hào)來(lái)對(duì)整個(gè)芯片進(jìn)行整體的復(fù)位，到一個(gè)初始的確定狀態(tài)。而同步復(fù)位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位。請(qǐng)注意，如果芯片是有多個(gè)時(shí)鐘的系統(tǒng)，那么如何保證不同時(shí)鐘域的電路能夠“同時(shí)”復(fù)位將會(huì)是一個(gè)重要的問(wèn)題，此外，如果你的時(shí)鐘是一個(gè)低頻時(shí)鐘，那么在這個(gè)系統(tǒng)（包括其他芯片）上電時(shí)如何保證能和其他芯片同時(shí)復(fù)位？硬件全局異步復(fù)位是必要的，請(qǐng)注意這里加上了“全局”，這是因?yàn)楫惒綇?fù)位既然要對(duì)整個(gè)芯片“同時(shí)”復(fù)位，那么布線延時(shí)絕不能不考慮，使用FPGA設(shè)計(jì)時(shí)芯片的異步復(fù)位必須要走全局網(wǎng)絡(luò)。再提醒一點(diǎn)，芯片中最好不要出現(xiàn)多個(gè)異步復(fù)位。一個(gè)關(guān)鍵原因是對(duì)于FPGA而言，多個(gè)異步復(fù)位信號(hào)難以實(shí)現(xiàn)前面要求的“全局網(wǎng)絡(luò)”。 異步復(fù)位最大的優(yōu)點(diǎn)是, 數(shù)據(jù)通路就可以不依賴于時(shí)鐘而確保清潔可控。然而, 異步復(fù)位也有其固有的缺陷。異步復(fù)位設(shè)計(jì)的DFT (可測(cè)性設(shè)計(jì)) 與STA (靜態(tài)時(shí)序分析) 的復(fù)雜性要高于同步復(fù)位設(shè)計(jì); 但異步復(fù)位中最嚴(yán)重的問(wèn)題是, 如果異步復(fù)位信號(hào)在觸發(fā)器時(shí)鐘有效沿附近“釋放”(復(fù)位信號(hào)從有效變?yōu)闊o(wú)效) 的話, 可能會(huì)導(dǎo)致觸發(fā)器輸出的亞穩(wěn)態(tài)。IR壓降是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓下降或升高的一種現(xiàn)象。隨著半導(dǎo)體工藝的演進(jìn)金屬互連線的寬度越來(lái)越窄，導(dǎo)致它的電阻值上升，所以在整個(gè)芯片范圍內(nèi)將存在一定的IR壓降。IR壓降的大小決定于從電源PAD到所計(jì)算的邏輯門單元之間的等效電阻的大小SoC設(shè)計(jì)中的每一個(gè)邏輯門單元的電流都會(huì)對(duì)設(shè)計(jì)中的其它邏輯門單元造成不同程度的IR壓降。如果連接到金屬連線上的邏輯門單元同時(shí)有翻轉(zhuǎn)動(dòng)作，那么因此而導(dǎo)致的IR壓降將會(huì)很大。然而，設(shè)計(jì)中的某些部分的同時(shí)翻轉(zhuǎn)又是非常重要的，例如時(shí)鐘網(wǎng)絡(luò)和它所驅(qū)動(dòng)的寄存器，在一個(gè)同步設(shè)計(jì)中它們必須同時(shí)翻轉(zhuǎn)。因此，一定程度的IR壓降是不可避免的。IR壓降可能是局部或全局性的。當(dāng)相鄰位置一定數(shù)量的邏輯門單元同時(shí)有邏輯翻轉(zhuǎn)動(dòng)作時(shí)，就引起局部IR壓降現(xiàn)象，而電源網(wǎng)格某一特定部分的電阻值特別高時(shí)，例如R14遠(yuǎn)遠(yuǎn)超出預(yù)計(jì)時(shí)，也會(huì)導(dǎo)致局部IR壓降；當(dāng)芯片某一區(qū)域內(nèi)的邏輯動(dòng)作導(dǎo)致其它區(qū)域的IR壓降時(shí)，稱之為全局現(xiàn)象。IR壓降問(wèn)題的表現(xiàn)常常類似一些時(shí)序甚至可能是信號(hào)的完整性問(wèn)題。如果芯片的全局IR壓降過(guò)高，則邏輯門就有功能故障，使芯片徹底失效，盡管邏輯仿真顯示設(shè)計(jì)是正確的。而局部IR壓降比較敏感，它只在一些特定的條件下才可能發(fā)生，例如所有的總線數(shù)據(jù)同步進(jìn)行翻轉(zhuǎn)，因此芯片會(huì)間歇性的表現(xiàn)出一些功能故障。而IR壓降比較普遍的影響就是降低了芯片的速度。試驗(yàn)表明，邏輯門單元上5%的IR壓降將使正常的門速度降低15%總的說(shuō)來(lái)，是電壓降的意思。規(guī)模越大的芯片的電流就越大，在電源上產(chǎn)生的壓降也越大。面積增大的芯片也會(huì)惡化電壓。芯片的速度又與電壓成相關(guān)性。幾個(gè)因數(shù)導(dǎo)致時(shí)序，抗噪等問(wèn)題。 危害：1。性能（performance）由管子的Tdelayc/u可知，電壓降低，門的開關(guān)速度越慢，性能越差。2。功能(function）實(shí)際上在極端的情況下甚至功能也會(huì)受影響的。在深亞微米下，如果Power/Ground network做的也很差，然后碰上了很不好的case，IR drop會(huì)很大，如果用的是high Vt的process，則DC noise margin就比較小了。這樣就有可能功能錯(cuò)誤。3。功耗（power）如果沒有做詳細(xì)的IR drop分析，又想功能正確，那就只有留很大的margin了，本來(lái)1.2v可以跑的，也只能用1.5v了。但是這樣功耗也就上去了。4。面積(area)如果要在一定程度上限制IR drop，就要在chip里面加上很多的decoupling capacitance.占用了很多面積。5。成本(cost)功耗上去了，響應(yīng)的散熱，封裝都成了問(wèn)題，需要額外花費(fèi)啦。而且面積變大，也是錢啊所以，IR drop還是一個(gè)比較討厭的問(wèn)題，需要小心對(duì)待。異步電路和同步時(shí)序電路：同步電路的時(shí)序電路共享同一個(gè)時(shí)鐘CLK，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。同步設(shè)計(jì)中最長(zhǎng)的組合邏輯延遲，即