EDA技術(shù)第一講.ppt

課程名稱： EDA技術(shù) Electronic Design Automation Technology,教材：EDA技術(shù)實(shí)用教程 潘松 黃繼業(yè) 編著 科學(xué)出版社 參考書： 1.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) 侯伯亨 顧新 編著 西安電子科技大學(xué)出版社 2. CPLD技術(shù)及其應(yīng)用 宋萬杰 編著 西安電子科技大學(xué)出版社,相關(guān)網(wǎng)站, ,本課程教學(xué)安排： 總學(xué)時(shí)：20學(xué)時(shí)，課堂教學(xué)10學(xué)時(shí)，上機(jī)10學(xué)時(shí) 教學(xué)內(nèi)容： 第一章 概述 第二章 EDA設(shè)計(jì)流程及其工具 第四章 原理圖輸入設(shè)計(jì)方法 第五章 VHDL設(shè)計(jì)初步 第六章 VHDL設(shè)計(jì)進(jìn)階 第七章 有限狀態(tài)機(jī)設(shè)計(jì) 第八章 VHDL結(jié)構(gòu)與要素 第九章 VHDL基本語句 教學(xué)目的：了解一類器件、掌握一門設(shè)計(jì)語言、熟悉一種設(shè)計(jì)工具,第一講,主要內(nèi)容： 1. EDA簡(jiǎn)介 2. EDA設(shè)計(jì)流程及工具 3. 原理圖輸入設(shè)計(jì)方法,一、EDA技術(shù),現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA（Electronic Design Automation）技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。,1. EDA技術(shù)實(shí)現(xiàn)目標(biāo),利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，最后的目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)。 三條實(shí)現(xiàn)途徑： 1)超大規(guī)模可編程邏輯器件* 主流器件： FPGA（Field Programmable Gate Array) CPLD (Complex Programmable Logic Device) 2)半定制或全定制ASIC 3)混合ASIC,2. 硬件描述語言VHDL,硬件描述語言是EDA技術(shù)的重要組成部分， VHDL語言是電子設(shè)計(jì)主流硬件的描述語言，是 硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。 現(xiàn)在，VHDL和 Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn) 硬件描述語言，得到眾多EDA公司的支持，在電 子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 其優(yōu)點(diǎn)見教材P5。 用VHDL語言表達(dá)和設(shè)計(jì)電路，一般包括三 部分：庫(kù)說明、實(shí)體和結(jié)構(gòu)體。,3. VHDL綜合,綜合-把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表示轉(zhuǎn)化成另一種表示的過程。在電子設(shè)計(jì)領(lǐng)域中，綜合可以表示成：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過程。 事實(shí)上，設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。設(shè)計(jì)過程通常從高層次的行為描述開始，以最低層的結(jié)果描述結(jié)束，每個(gè)綜合步驟都是上一層次的轉(zhuǎn)換。 （1）自然語言綜合 （2）行為綜合 （3）邏輯綜合 （4）結(jié)構(gòu)綜合或者版圖綜合,綜合器-能夠自動(dòng)將一種設(shè)計(jì)表示形式向另一種設(shè)計(jì)表示形式轉(zhuǎn)換的計(jì)算機(jī)程序，或協(xié)助進(jìn)行手工轉(zhuǎn)換的程序。 高層次的表示 低層次的表示 行為域 結(jié)構(gòu)域 算法級(jí) 門級(jí),編譯器和綜合器功能比較,VHDL綜合器運(yùn)行流程,4. 基于VHDL的自頂向下設(shè)計(jì)方法,傳統(tǒng)的硬件電路設(shè)計(jì)方法：自底向上 元器件、芯片功能模塊整個(gè)系統(tǒng) 缺點(diǎn)：低效、低可靠性、費(fèi)時(shí)費(fèi)力、成本高昂。 自頂向下的設(shè)計(jì)方法是EDA技術(shù)的首選設(shè)計(jì)方法，是ASIC或FPGA開發(fā)的主要設(shè)計(jì)手段。自頂向下設(shè)計(jì)方法就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。一個(gè)項(xiàng)目的設(shè)計(jì)過程包括從自然語言說明到VHDL的系統(tǒng)行為描述、系統(tǒng)分解、RTL模型的建立、門級(jí)模型產(chǎn)生，到最終的可以物理布線實(shí)現(xiàn)的底層電路，就是從高抽象級(jí)別到低抽象級(jí)別的整個(gè)設(shè)計(jì)周期。,自頂向下的設(shè)計(jì)流程,5. EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較,傳統(tǒng)的電子系統(tǒng)或IC設(shè)計(jì)中，手工設(shè)計(jì) 占了較大比例。缺點(diǎn)如下： （1）復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難； （2）如果某一過程存在錯(cuò)誤，查找和修改十分不便； （3）設(shè)計(jì)過程中產(chǎn)生大量文擋，不易管理； （4）對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體 生產(chǎn)工藝直接相關(guān)，因此可移植性差； （5）只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)。,采用EDA技術(shù)的優(yōu)點(diǎn)： （1）采用硬件描述語言作為設(shè)計(jì)輸入； （2）庫(kù)（Library）的引入；（支持自動(dòng)設(shè)計(jì)） （3）設(shè)計(jì)文擋的管理； （4）強(qiáng)大的系統(tǒng)建模、電路仿真功能； （5）具有自主知識(shí)產(chǎn)權(quán)； （6）開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性； （7）適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案； （8）全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)； （9）對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低； （10）與以CPU為主的電路系統(tǒng)相比，高速性能好； （11）純硬件系統(tǒng)的高可靠性。,6. EDA的發(fā)展趨勢(shì),IC設(shè)計(jì)的發(fā)展方向：?jiǎn)纹到y(tǒng)或稱系統(tǒng)集成芯片， 即在一個(gè)芯片上完成系統(tǒng)級(jí)的集成。 更趨于電路行為級(jí)的硬件描述語言，如SystemC、 Superlog及系統(tǒng)級(jí)混合仿真工具，可以在同一個(gè)開發(fā) 平臺(tái)上完成高級(jí)語言，如C/C+等，與標(biāo)準(zhǔn)HDL語言 （Verilog HDL、VHDL） 或其他更低層次描述模塊 的混合仿真。 FPGA與ASIC正在互相融合，取長(zhǎng)補(bǔ)短。 目前，許多PLD公司開始為ASIC提供FPGA 內(nèi)核。 現(xiàn)在，傳統(tǒng)ASIC和FPGA之間的界限正變得模糊。 系統(tǒng)級(jí)芯片不僅集成RAM和微處理器，也集成FPGA。,二、 EDA設(shè)計(jì)流程及其工具 FPGA/CPLD設(shè)計(jì)流程,應(yīng)用于FPGA/CPLD的EDA開發(fā)流程,1、設(shè)計(jì)輸入（原理圖/HDL文本編輯） （1）圖形輸入 三種常用方法：原理圖輸入 狀態(tài)圖輸入 波形圖輸入 原理圖輸入：在EDA軟件的圖形編輯界面上繪制 能完成特定功能的電路原理圖。 （2）HDL文本輸入 與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。 即將使用了某種HDL的電路設(shè)計(jì)文本，如VHDL 或Verilog的源程序，進(jìn)行編輯輸入。,2、綜合 將軟件設(shè)計(jì)的HDL描述與硬件結(jié)構(gòu)掛鉤。 將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文 本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件 結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn) 換和綜合，最終獲得門級(jí)電路甚至更底層的電 路描述網(wǎng)表文件。,3、適配 適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC，Jam格式的文件。 適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。,4、時(shí)序仿真與功能仿真 在編程下載前，必須利用EDA工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試，就是所謂的仿真。即讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。,5、編程下載 把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證（Hardware Debugging）。 CPLD：以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件。 FPGA：以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件。 目前，F(xiàn)PGA具有更廣泛的含義。,6、硬件測(cè)試 最后將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試， 以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。,常用EDA工具,EDA工具大致可以分為五個(gè)模塊： 設(shè)計(jì)輸入編輯器 仿真器 HDL綜合器 適配器（或布局布線器） 下載器,集成的EDA開發(fā)環(huán)境：MAX+plus， Quartus 。,1. MAX+plus概述,MAX+plus是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera公司是世界最大的可編程邏輯器件供應(yīng)商之一。 MAX+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。 在 MAX+plus編譯設(shè)計(jì)主控界面上，它顯示了MAX+plus自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、路基分割、適配、延時(shí)網(wǎng)表提取、編程文件匯編（裝配）以及編程下載9個(gè)步驟。,編譯設(shè)計(jì) 主控界面,MAX+plus設(shè)計(jì)流程,標(biāo)準(zhǔn)的EDA開發(fā)流程,啟動(dòng)界面,原理圖編輯器,文本編輯器,波形編輯器,三、原理圖輸入設(shè)計(jì)方法,利用EDA工具進(jìn)行原理圖輸入設(shè)計(jì)的優(yōu)點(diǎn)是， 設(shè)計(jì)者不必具備許多諸如編程技術(shù)、硬件語言等 知識(shí)就能迅速入門，完成較大規(guī)模的電路系統(tǒng)設(shè) 計(jì)。 MAX+plus提供了功能強(qiáng)大、直觀便捷和操 作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了適用 于各種需要的元件庫(kù)，其中包含基本邏輯元件庫(kù)、 宏功能元件，以及功能強(qiáng)大，性能良好的類似于IP 核的兆功能塊LPM庫(kù)。,4.1 1位全加器設(shè)計(jì)向?qū)?4.1.1 基本設(shè)計(jì)步驟 1. 為本項(xiàng)工程設(shè)計(jì)建立文件夾 如：E:MY_PRJCT 2. 輸入設(shè)計(jì)項(xiàng)目和存盤 （1）打開原理圖編輯窗 “File” “ New” “File Type” “Graphic Editor File” “ OK”,（2）右擊鼠標(biāo)，選擇“Enter Symbol”，,（3）調(diào)入所需各元件，并連接好， 輸入各引腳名：a、b、co、so （4）將圖文件取名為：h_adder.gdf,存入E:MY_PRJCT目錄 “File” “ Save As” “ OK”,3.將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件（PROJECT）,第一種方法,第二種方法,第三種方法,利用快捷鍵,4.選擇目標(biāo)器件并編譯,啟動(dòng)編譯器,快捷鍵,5.時(shí)序仿真,（1）建立波形文件,（2）輸入信號(hào)節(jié)點(diǎn),快捷方式輸入信號(hào)節(jié)點(diǎn)：?jiǎn)螕粲益I,單擊,選擇信號(hào),取消該選項(xiàng),（3）設(shè)置波形參量,（4）設(shè)定仿真時(shí)間,（5）加上輸入信號(hào)： 為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù),（6）波形文件存盤： FileSave asOK,（7）運(yùn)行仿真器,仿真快捷鍵,單擊,（8）觀察分析波形,（9）延時(shí)時(shí)序分析,（10）包裝元件入庫(kù) （可供其他設(shè)計(jì)調(diào)用）,6.引腳鎖定,若仿真測(cè)試無誤，將設(shè)計(jì)編程下載到 EDA實(shí)驗(yàn)箱上的目標(biāo)器件作進(jìn)一步的硬件 測(cè)試，以便最終了解設(shè)計(jì)項(xiàng)目的正確性。 根據(jù)EDA實(shí)驗(yàn)箱上主芯片引腳與外部 硬件連接關(guān)系鎖定輸入輸出引腳。,引腳分配示例：,（1）引腳定位,輸入端口名,輸入引腳編號(hào),（2）引腳鎖定,（3）注意：引腳鎖定后，必須重新編譯，以便 將引腳信息編入下載文件中。,7.編程下載,首先用下載線把計(jì)算機(jī)的打印機(jī)口 與實(shí)驗(yàn)箱連接好，打開電源：,（1）下載方式設(shè)定,硬件設(shè)置選項(xiàng),編程配置下載鍵,（2）下載,8.設(shè)計(jì)頂層文件,利用已設(shè)計(jì)好并包裝入庫(kù)的底層元件 半加器h_adder，完成頂層項(xiàng)目全加器的 設(shè)計(jì)。,在新的原理圖編輯窗口調(diào)入半加器 元件h_adder，以及其他所需元件。參考 上述半加器的設(shè)計(jì)流程，完成全加器的 設(shè)計(jì)、仿真、編程下載及硬件測(cè)試。,1位全加器原理圖,1位全加器時(shí)序仿真波形,全加器引腳鎖定,設(shè)計(jì)流程歸納,編譯完成后，雙擊該鈕，打開適配報(bào)告，了解適配情況、資源使用情況和引腳鎖定情況等。,4.2 2位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì),雙十進(jìn)制計(jì)數(shù)器74390,2位十進(jìn)制計(jì)數(shù)器原理圖,2位十進(jìn)制計(jì)數(shù)器仿真波形1,2位十進(jìn)制計(jì)數(shù)器仿真波形2,7段共陽極顯示譯碼器,兩位十進(jìn)制頻率計(jì)頂層設(shè)計(jì)原理圖文件：ft.gdf,兩位十進(jìn)制頻率計(jì)頂層設(shè)計(jì)仿真波形,注意：CNT-EN是測(cè)頻控制信號(hào)，若其頻率 選定為0.5Hz，則其允許計(jì)數(shù)的脈寬為1秒， 數(shù)碼管顯示即為F-IN的頻率值。,測(cè)頻時(shí)序控制電路原理圖文件：tf_ctro.gdf,測(cè)頻時(shí)序控制電路仿真波形,3個(gè)控制信號(hào)能使頻率計(jì)順利完成測(cè)頻 三步曲：計(jì)數(shù)、鎖存、清零,自動(dòng)測(cè)量頻率計(jì)頂層電路原理圖文件：ft_top.gdf,待測(cè)信號(hào)：F_IN周期410ns 控制信號(hào)：CLK周期2us 計(jì)數(shù)脈寬：82us=16us 測(cè)頻顯示：16/0.410=39,自動(dòng)測(cè)量頻率計(jì)仿真波形,設(shè)計(jì)項(xiàng)目的其他信息和資源配置,頻率計(jì)ft-top項(xiàng)目的設(shè)計(jì)層次,（1）了解設(shè)計(jì)項(xiàng)目的結(jié)構(gòu)層次,雙擊打開適配報(bào)告,邏輯宏單元的使用數(shù)量,（2）了解器件資源分配情況,內(nèi)嵌的RAM單元EAB,已被占用的邏輯宏單元,邏輯陣列塊 LAB,邏輯宏單元 LCs（LEs）,（3）了解設(shè)計(jì)項(xiàng)目速度/延時(shí)特性,時(shí)鐘信號(hào)名,最高時(shí)鐘頻率,信號(hào)延時(shí)信息,（4）資源編輯,設(shè)計(jì)者可以利用芯片資源編輯器 對(duì)目標(biāo)器件的資源進(jìn)行手工配置。,（5）引腳鎖定（適用于引腳少的器件）,用鼠標(biāo)將信號(hào)引腳名拖到下面芯片的相應(yīng)引腳上即可,CLK被瑣定在205引腳,4.3 參數(shù)可設(shè)置LPM兆功能塊,LPM庫(kù)中的兆功能塊可以以圖形或 硬件描述語言模塊形式方便地調(diào)用。設(shè)計(jì) 者只需選擇所需模塊并為其設(shè)定適當(dāng)?shù)膮?數(shù)即可。,4.3.1 基于LPM-COUNTER的數(shù)控分頻器設(shè)計(jì),數(shù)控分頻器電路原理圖（fpq.gdf）,數(shù)控分頻器工作波形,4.3.2 基于LPM-ROM的4位乘法器設(shè)計(jì),用LPM-ROM設(shè)計(jì)的4位乘法器原理圖（cfq.gdf）,用LPM-ROM設(shè)計(jì)的4位乘法器工作波形,LPM-ROM中作為乘法表的數(shù)據(jù)文件“rom_data.mif”,（1）自然語言綜合：從自然語言轉(zhuǎn)換到VHDL語言算法表示。 （2）行為綜合：從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)（Registe